求解DDR-SSO分析

eeicciee

DDR-SSO分析时，controller和memory芯片封装内部走线的长短差异、应该在哪里设置补尝呀？{:soso_e196:}  {:soso_e196:}  {:soso_e196:}  {:soso_e196:}  {:soso_e196:}  {:soso_e196:}

eeicciee

没有一个人回答我呀？

coppi27

可由兩個方面修改:
3 ]# x0 U! ~; W' ~. ~; ^& B(1) Layout 蛇線修改(layout人員調整)
(2) Rx增加ODT匹配阻抗(需跑仿真)

eeicciee

coppi27 发表于 2013-6-13 13:23
- @7 J0 n9 M  q' S! U, Y可由兩個方面修改:
(1) Layout 蛇線修改(layout人員調整)
(2) Rx增加ODT匹配阻抗(需跑仿真)

; d: C2 X3 W# `这位大侠误会我的意思了。我说是CPU和DDR封装基板内的走线长度补尝。

Gionee

基板内 Package里面的走线吗? 那个怎么补呀?

hanbingchong

cpu和ddr封装基板内的走线长度要在调线长的时候就把pin delay给加进去的。

hanbingchong

后期封装里面的长度是没有办法补偿的！！

eeicciee

hanbingchong 发表于 2013-7-31 13:32
1 e4 `0 ~$ I5 ~' {  V. y* R* S, W7 `后期封装里面的长度是没有办法补偿的！！

那等长还有什么意义？封装基板的误差都很大的

hanbingchong

eeicciee 发表于 2013-7-31 13:42
那等长还有什么意义？封装基板的误差都很大的

这个一般都在pcb板上调张长来补偿封装内部信号的延迟。

Dandy_15

我觉得最好的方法加载packaging模型，

eeicciee

Dandy_15 发表于 2013-11-9 12:36
: w9 \# N. w( Q5 c5 w+ [, {& J我觉得最好的方法加载packaging模型，

* n* s4 d9 b" R4 O! g5 S有人说IBIS模型里的Pin_r,Pin_l,Pin_c已经做了补尝

Dandy_15

原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上来，这可能就是问题了，低频应该关系不大。正解应该是Pin_r,Pin_l,Pin_c矩阵形式，这些应该就是在packaging模型里才有。

eeicciee

Dandy_15 发表于 2013-11-9 14:57
8 O8 m9 m( N: _1 j& u. u原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上 ...

- I' |; n0 E' d6 H# @有道理。有道理。