sip 仿真

pjh02032121

1 I/ R& Q2 W! W
) U" }+ z" G2 X0 M- F闲来无事，玩玩仿真，望高手指点。
6 l9 Z0 Z9 O9 x; g4 R一个sip封装，结构如下：

3 n4 M8 X6 O7 ?- y5 R
3 H+ I  x' _6 a  K, m5 a: p1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；
7 l# k) }4 W, ]# w; b9 y% {- Z, l% L

2.射频端口s参数，port分别下在die端和package RF pin脚。
由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
在关心的频段，S11<20dB,s21>-3dB,很好。
8 q$ ~3 X! {4 p6 \& t5 Y% H
. z* j) k. c( ]+ J. v4 a. I
3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.


4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。
2 p, V- |. M6 L1 V$ {
2 Z, D4 }1 t( k( H3 c# Y7 D
3 j5 B- W. \; G5.PI分析
  }/ Q( q0 u, u& m+ q2 Q' g* s9 tRF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm
6 H/ N. T! d  n" X0 u1 J1 wBB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm
# ]- c( o7 y9 I* U! a4 ^; z) y! K" ZBB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm
将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。

; t5 ?; E5 t2 p' t. {  l
8 {  }# [$ ~+ y( x/ d# w, y% m
6.PI 优化
1 V% |2 d$ @* m7 @/ y3 |2 o8 e上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。
8 }4 y2 b$ E  x, o/ B7 c* j+ R! N5 V对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。

) Y: Y& Z) _  h% r3 e$ u& V注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。
9 s" I; u, [% _5 Z( \9 e, j2 x7 R

; Y: Y6 y% H" F! \7 n2 s7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:
; p* F. u$ E4 N1 f, f5 r9 s$ U
( j# j  w: k( C4 f! n- ]
4 q0 q' R9 `. ?. P. t( g7 ^4 E8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.
将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.
1 P9 ^  M1 S/ e结果纹波都在5%以内,且余量很足.
  o3 y0 Z( S2 j) F! H3.3v电源纹波max=0.048v<5%x3.3v=0.165v
1.8v电源纹波max=0.029v<5%x1.8v=0.09v
1.2v电源纹波max=0.025v<5%x1.2v=0.06v
8 e6 [, A$ J& F' d) }: {2 `
( t& C! `5 j. Y, t, ^8 }  C1 H( j
% r$ A& O( u- Z* a1 M; Q9.当把电流源的Tr,Tf设为100ps时,
- l4 }. `7 B9 u3 H* f. w  d$ l3.3v电源纹波max=0.090v<5%x3.3v=0.165v
1.8v电源纹波max=0.127v>5%x1.8v=0.09v
1.2v电源纹波max=0.162v>5%x1.2v=0.06v
3 `" x# I; I7 o5 P6 t5 Z7 s/ @, ~Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.

/ Y; _5 T+ T. D) t8 x

yuxuan51

囧了，平时很少做package的仿真，主要是模型太难找了，LZ要是可以的话不知道能否共享些封装模型
$ y. B/ _8 [. \& F1 h: z+ P
# j- U- ?/ C% X$ V" V$ A/ W其实package和PCB的co-simulation是一件非常有意思的事情

willyeing

版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

pjh02032121

willyeing 发表于 2012-4-1 13:52
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

tools菜单下

willyeing

pjh02032121 发表于 2012-4-1 16:08
" n- |$ z9 e/ X7 ?( B/ t7 T. Btools菜单下

. Z& N: q. }0 a电源与地做group是否会不准啊。

pjh02032121

willyeing 发表于 2012-4-5 12:32
电源与地做group是否会不准啊。

3 t: V' O$ |8 n& L不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

willyeing

pjh02032121 发表于 2012-4-5 12:37
不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

  d3 I: H, P& A$ h4 {0 B谢谢！

mengzhuhao

pjh02032121 发表于 2012-4-1 16:08
tools菜单下

在哪里啊，没看的  什么版本的？

roseast

很有意思啊

willyeing

mengzhuhao 发表于 2012-4-5 23:15
在哪里啊，没看的  什么版本的？

tools-attach package Design...

mengzhuhao

"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式" 没理解明白

pjh02032121

3 f5 R& h2 O: j6 D9 p( T

mengzhuhao 发表于 2012-4-17 18:30
"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公 ...

+ b/ |) J7 P1 \  F" H( D我是刚入门，以下是我个人的理解，BW=0.35/Tr，
+ _' h7 R# F$ wTr=500ps信号带宽700MHz，此PDS在700MHz之内的阻抗都是在目标阻抗以下，所以纹波不会超标；
Tr=100ps信号带宽3.5GHz，此PDS在1～3.5GHz之内的阻抗都是在目标阻抗不达标，超出了PDS的去耦范围，所以纹波会超标；
) k" Q- f; _6 q) A  Q$ ~
最近看了“信号完整性分析”这本书，以上是个人理解，若有不对的地方，还请高手指正。

qaf98

学习了，好的资料

lhuijiang

太棒了。

lijun_0605

楼主要是能将工程文件分享，真的是普度众生了！