sip 仿真

pjh02032121

- O% _5 ~+ C' _$ }% @
闲来无事，玩玩仿真，望高手指点。
* F& C" f  C) F8 f' [一个sip封装，结构如下：


1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；

4 r! g5 \7 _  [- J- |( n
2.射频端口s参数，port分别下在die端和package RF pin脚。
- Y5 @% G9 l- B' j3 Q1 t由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
) B+ {* Z5 F# _1 I. _* P( o' {在关心的频段，S11<20dB,s21>-3dB,很好。
7 W2 S9 T- u6 O8 e! v% U

! J0 n0 P6 `4 d3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.
  t, T, T$ u" w5 s! m" f
- x" n6 _; G/ y1 i* k
4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。

3 V4 M/ F% J: ^+ s1 a
: L" x& v9 e2 G% w8 O2 ?4 `% a+ h2 f5.PI分析
: n9 s( J% v3 K. Q4 MRF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm
8 A( z  @8 _$ N8 jBB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm
! @4 a$ F' T& a% k  g3 lBB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm
将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。

, ]5 z' J8 I- m5 ]5 Y- q
" Z# h8 _# ~9 f& T
$ R, L' N  ~7 v" i6 M1 G6.PI 优化
上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。
对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。
3 p# I) L9 y7 n9 C4 H
注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。


. x7 O' n5 ]: Z# E7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:
- I$ T2 s% }  P+ `/ x9 d- w) U. z! h6 w

# i! Q0 Y) {0 P2 S/ \5 o) _8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.
将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.
结果纹波都在5%以内,且余量很足.
3.3v电源纹波max=0.048v<5%x3.3v=0.165v
1.8v电源纹波max=0.029v<5%x1.8v=0.09v
1.2v电源纹波max=0.025v<5%x1.2v=0.06v
* I7 v" H  v1 h; [6 D

9.当把电流源的Tr,Tf设为100ps时,
3.3v电源纹波max=0.090v<5%x3.3v=0.165v
8 ]3 w; p2 x1 Q6 p1.8v电源纹波max=0.127v>5%x1.8v=0.09v
1.2v电源纹波max=0.162v>5%x1.2v=0.06v
Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.
8 b; \0 u; B. X$ }1 ^7 A

yuxuan51

  i- H2 I# X6 R- d# U
囧了，平时很少做package的仿真，主要是模型太难找了，LZ要是可以的话不知道能否共享些封装模型
( x+ P9 ~8 [4 \  C7 I; O
其实package和PCB的co-simulation是一件非常有意思的事情

willyeing

版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

pjh02032121

willyeing 发表于 2012-4-1 13:52
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

1 z- q) q0 G' V9 Ttools菜单下

willyeing

pjh02032121 发表于 2012-4-1 16:08
tools菜单下

6 A: w' h' a( u! c电源与地做group是否会不准啊。

pjh02032121

willyeing 发表于 2012-4-5 12:32
' `, Q  [# R; _2 g6 e! T) q* `( a电源与地做group是否会不准啊。

* j; Z1 b: V  w5 H# E不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.
; I& v" w4 e7 W

willyeing

pjh02032121 发表于 2012-4-5 12:37
* o: P  Q' [* n4 d3 ]8 U$ u不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.

* |6 o$ _) n. r* k谢谢！

mengzhuhao

pjh02032121 发表于 2012-4-1 16:08
tools菜单下

" T/ i4 h% W7 v& S. G在哪里啊，没看的  什么版本的？

roseast

很有意思啊

willyeing

mengzhuhao 发表于 2012-4-5 23:15
$ _1 D* x/ M7 F3 x  ~0 H在哪里啊，没看的  什么版本的？

$ P% T$ V" ]. ~tools-attach package Design...

mengzhuhao

"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式" 没理解明白

pjh02032121

mengzhuhao 发表于 2012-4-17 18:30
"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公 ...

6 C5 K& l' O: e! ]7 J7 z) o1 ]' p
我是刚入门，以下是我个人的理解，BW=0.35/Tr，
/ y9 o, \9 T' \% I; G1 v. l3 u, UTr=500ps信号带宽700MHz，此PDS在700MHz之内的阻抗都是在目标阻抗以下，所以纹波不会超标；
Tr=100ps信号带宽3.5GHz，此PDS在1～3.5GHz之内的阻抗都是在目标阻抗不达标，超出了PDS的去耦范围，所以纹波会超标；
) ?" T4 F1 V: z% N
最近看了“信号完整性分析”这本书，以上是个人理解，若有不对的地方，还请高手指正。

qaf98

学习了，好的资料

lhuijiang

太棒了。

lijun_0605

楼主要是能将工程文件分享，真的是普度众生了！