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本帖最后由 penny190 于 2011-5-31 10:40 编辑
. D3 ~: F* K- ^9 A7 G6 u7 C) c5 \& [/ ]. o: n, h
Dear 各位大大，想請問Allegro 有隱藏這方面的設定嗎？隱藏Board file的Netlist 與 Clines (TOP & BOTTOM)# e3 Y" _+ N: r1 h
: ]2 v. g) ~% e! }) w$ L
' a2 N9 [% J1 L, a: J: ]$ G' p! G) L5 L. p; G1 {
* ~- }$ u% o3 w8 |最近拿到一張Board File ，打開Board Top and Bottom的Etch都被隱藏看不見，內層的Shape跟走線都可以顯示，而在Display/Status裡面，所顯示的Unrouted 0/0，而且，去查詢Componet PIN點 都是顯示UNSPEC，當初懷疑是不是只載入零件，而沒有載入連線關係。
# ^6 V- V, g: U& ]2 o3 I5 ?2 b但是對方表示，Board File有完整的連線關係，是完整的Board，在allegro 可以設定隱藏資料，而且確定Cadence原廠可以解決，) u5 ~' \- w- n! m
所以，所請問各位大大知不知道這個功能？
( q' C( ?2 H4 @% b0 ~( ?$ Q7 M _' W4 B$ d( O
據說在15.X就可以設定了
5 t7 B- @: O+ r, u; R* s1 }# t2 B6 r
謝謝
3 \. ?5 o0 b. T+ d g- D7 s, e; \( d, z' I/ a( ?, O
把檔案發給大家看看
2 i. q% t$ m" ~5 E
3 A+ q+ {) r1 b5 X/ K
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发表于 2011-5-31 10:30
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楼主
但對方肯定Board有完整的資料，他說嗯！應該說不是隱藏，而是將板中的Netlist & 表層的走線作了特殊處理，原廠可以解開這個”秘密”，如果有管道也可以Cadence原廠來幫您恢復，所以才想問各位大大知不知道allegro是否有這項功能, O$ k8 q: g3 Y) Q
据我了解是没有这个功能的。那个Board肯定不是完整的，DRC:5XXX，net: 0