捷波公司的电脑主板！（大家来找碴）！！！

cmos

下载路径如下：
https://www.eda365.com/thread-1183-1-1.html

3 ]6 q- p, M9 n8 o* s+ h; _2005年买了块捷波主板，买回来3天就点不亮了，换了个，接下的两年就是痛苦的煎熬，要么启动的时候见不到硬盘，或者莫名死机，忍无可忍2007年的时候，换了块华硕的，从此世界清静了。上月见到此强贴，苦心灌水1周，终获下载权限。
9 I6 o. Z' I+ |) j也闲着无聊，顺便开此帖学习下捷波主板layout，大家跟阿。我是一边看一边跟，所以大家有不同意见或者发现问题点要跟贴阿。
9 C+ P$ S* D1 h1 e7 z

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: d8 d! r1 c3 P花了3天，断断续续地看，写这个帖子。觉得表面上能看到的问题，基本在下面罗列出来了。这个设计工程师其实做得还可以，有些阻抗控制的叠层划分等都没出大问题。也没有一些常见的坏毛病。
2 c/ @. Q4 C7 g, O; O2 w
大家也别认为我挑剔某些问题了，事实上我已经放松很多要求了，更细致的问题点，我都自我保留了。其他的布局篇之类的也就没精力看和写了。一方面没有原理图，另一方面自己能力还不够。

* n2 D- S7 r$ N5 }但不意味着这个帖子的讨论已经结束，从一个参考设计的大众评审，来评估大家心中的layout标准，对我们能力的提高很有帮助。因此不能听我一家之言了，大家踊跃回帖阿。

[ 本帖最后由 cmos 于 2008-3-28 14:30 编辑 ]

xiaoyangren

需要加强对自己的规范意识，必须做的更好一点。

cmos

原帖由 droden 于 2008-4-12 12:13 发表

! R; ^% v* ~6 ~3 E2 J* ?4 W楼主是非常有心的人，在这方面给了我们很好的借鉴。
6 ?% k4 z7 \) J: O但是对于铺铜不能出现锐角这个问题我也不太理解。对一块高密的主板来说，
& J! D' g2 {$ K( `0 R8 `铺铜的时候必然会出现非常多的不规则锐角，如果都有按照楼主说的那样一点 ...

是的修铜工作量很大，但不是做不到，只是花时间而已。意味着你不能用auto shape来铺铜，而必须手动铺静态铜。
3 L( e+ y. N3 I6 z! T% I意味着，你需要额外的付出30~50%的layout时间，但是我要告诉你在我过去的10多年的layout生涯里，以及认识的众多做日单的同行里面，无锐角铺铜是layout工程师的基本要求，你有机会看日单的layout的铺铜，即便是数万Pin的设计，也是无锐角铺铜的，虽然有的时候要数名工程师额外的数周的努力。
; l" b9 K* A. p# i, |
$ @! Y; @2 p! s  P所以不是不能完成的任务，只是你做了没有的。
/ b, L6 I! U4 d% r% r2 H其次就性能来讲，哪个性能更好，这个没有争议吧。
; O) Y$ a* v4 L  ]; ~6 N$ _
等我比较闲的时候贴一个sony的铺铜标准，你就知道啥叫标准设计了。

2 C8 c. K3 X' Y4 v- d, G9 A[ 本帖最后由 cmos 于 2008-4-14 13:41 编辑 ]

cmos

铺铜篇（以下case，择其一，均不累述）

1：大的铺铜，却在这里变成瓶颈，其实那个via打法是可以调整的


+ `) |* y! b; H2：被via割断的浮铜

, o# e4 I# t2 r1 e1 K' X- P6 ^7 R" {
1 r7 B) I8 [, E& s6 r
, ?& E# p0 X$ M3：via删除了，铺铜没有调整就是这样的
7 V. \1 b/ b5 ?; Z5 R; I8 P& t& c

  d+ s9 l3 U6 L+ D0 z
% d1 Z3 E1 k+ Y+ U; \4：自动铺铜造就的小天线

4 O2 K: L  |) [: b) t  L
5：从有利于焊接的角度，器件焊盘不要全覆盖更好。
! `6 x  g1 }: Q: ]% B6 e: A& [

7 G9 k8 @' O  Q4 D& b8 j
% G* s4 f1 z' V8 r% r6：其实从via看，上面多出的部分是多余的，多余的shape是否意味着，受影响的几率更大。
+ Q3 L9 x! V& _& Y5 d

5 u$ h! N* t/ ]9 R1 h4 s, o
7：铺铜最好不要跨越焊盘进入器件内部，并避讳在此类小元件内打via.
; J  @# O+ f1 r: k4 f" Z) {



[ 本帖最后由 cmos 于 2008-3-28 14:31 编辑 ]

cmos

布线篇：

8 O6 |# r& k/ ]/ C1：穿越0603，这个pci的rest信号，为啥有时电脑会莫名重启呢？先看看他们的rest是怎么layout的。
! c; |9 m) R: f! w  X
. P; j3 P# r0 {. z1 d/ m* e

2：T分歧是无法避免的无奈选择，但也不是下图那样做的。

1 u$ w3 j+ i0 g% p7 i1 h
  [; c/ D3 Y7 L5 l

) f4 }  d  |, W) v! Z3：电源部的电容，被如此穿越。
$ m! ~; Y) t7 [8 N: c' y此类电容一个比较热，另外电源和信号互相影响，即便有时影响可以在容忍范围内，在layout上却是可以做到最优化布线。



  k% }3 J2 D' V其实空间很大，为何要一定要从下面走，还要贴着管脚
1 a; v0 o0 F+ J  ^6 K
& _; T8 X0 N/ [6 K7 O0 o/ L+ X! A

4：BGA中出线，不在pin中间，其实constrain设好就ok了，道理就不说了。



5：可优化的差分布线，差分包地还可优化完整。
0 M( L4 t6 h2 B' A* k5 h+ N


6：出焊盘锐角以及同级DRC，pair能做到对称出线最佳。
7 z( X: Z5 V6 c
+ F+ a; k( j; m5 k: K8 y8 e( c

7：不知道为什么很多工程师没有check dangline的习惯，虽然有些躲在焊盘里的dangline不会造成影响，但是alllegro的这个功能还是能帮助我们找出真正的问题点。
" p8 ?6 K* l3 `, W: l

$ F. X3 M* j0 m, Y
( F/ P: ?2 @! M3 p* F8:打的过远的地孔（蓝色线），可以就近打，bottom的bus绕开。当然还有电源信号穿越了那个三极管。

8 u' m) B! C) j  K# h6 Y1 G+ N& |

. r. {  ]) F2 z: S, O9：(前一项的bottom视图),gnd via 就近打孔，删除多余的conner,也是layout布线优化的一部分。




细节的处理体现出layoout的基本功，因为细节无处不在，体现出layout是否有良好的习惯。在高密度设计，这种坏习惯可能是致命的，会浪费很多宝贵的空间。
6 m3 Z% t( @9 I3 }为什么出焊盘的via从来就没有能打正的。



10：cline与shape互连时要小心，不要制造锐角出来。

$ Q6 J5 g/ Y) B. O# ^" Q- I- a
1 F  q7 w( b, D! ]3 s
- e/ ?( f( u# l; S$ [+ `2 [11：lock off的线，不是问题的问题，也是check中需要修正的一项。

& [+ a. @5 F- H2 a9 E0 a3 K$ c, E
设置篇：
% h* Q& j# [& ?. k
1：一个正确的constrain设置会帮助你迅速的定位到问题点，如果一个错误的设置意味着什么？

8 S' x0 |3 S) G( f  G- f% R相关的constrain area,没有在相关的design rule找到设置，那么assignment table设了还有什么意义呢？
( H) ~; Y/ s, U7 [& G' ]8 kNET_PHYSICAL_TYPE = PWR
: `& g+ G( o* n: @% W2 B0 T; yNET_SPACING_TYPE  = BGA


2 J5 N# d. c# p- |/ U* D  ~; d( P
! x7 E/ d$ |& E5 T2 X  M
2：layout可以选择给自己添麻烦，或者让自己随心所欲，但是往往牺牲的是性能，在空间容忍的范围内，尽可能的拉大间距，比如via&via,via&pin,power&signal等，可以给制造，焊接等多方面减轻负担，也是减少窜扰的一种方式。至少schematic来找你的时候，你可以理直气壮地说，我的layout做到最优化了。
1 w4 f3 z2 S. O- s4 n

4 R: s0 i* e, P( z$ ^7 b
3：placebound top/bottom的作用，就是帮你在布局时指导你的间距，即便有的时候，你所认为的DRC是可容忍的，例如C94。
0 q6 ^) O, @  Y! P5 g. U$ n但不意味着其他的器件就有资格去穿越这个道德底线，造成的后果是layout无视此类drc,从而r268,r266的情况出现了。

3 n) R! \  s+ R1 q

& i. b3 g& q7 I, ~+ T0 G* U4:4个方向放置的带极性电容
这个的解释可能比较牵强，就是在做贴装的时候，4个方向放就只能人工做，如果2个方向放就可以机器作了，但是有很多设计两方向放置的要求。我也不清楚真实原因。


2 W) Q3 S, j" u2 k% Y+ L
) L0 p4 d& z+ ^# h) Z+ \, }丝印篇：
" N; z, X3 Q3 n$ W7 D4 X& }( L这个是具有争议的内容，因为不影响性能，不同的公司有不同的要求，当然很多是没有要求。
3 D6 A9 h7 C! m/ q1 ^2 Y" m* H/ W4 j我受过的教育，对于silk的具体做法是有具体的规定的，也许从silk的放置，可以看出这个工程师做事的细心程度，是否能做出完美的设计。
1 A, L& h9 r& k: }5 X0 a2 Z/ D' d
1：silk被设置成了0线宽，虽然在出gerber的时候，可以变成带线宽，但我不知道对做silk有什么帮助，（很遗憾，我现在公司的silk text也是0线宽）
9 A9 `, H! o1 a; I+ Y/ P2：silk 文本和器件丝印相叠
3：silk文本被via的drill打断。


  T7 l* Z6 s, `+ h# \# W1 G+ c
* j/ D$ A2 u* E2 _4：叠在焊盘上的丝印



5：竖器件，横放丝印

& S# e. R7 r% R) |
( k7 C  i8 L2 a0 D5 ?$ A
0 g1 i, l% {) C+ V/ C+ T; H. c+ V6：没有摆正的silk名字（有空间的）

2 z3 i$ j5 ?: \5 I3 T9 `# k

7：没有放齐的silk文本,如果用大格点放就能放齐的
) q3 R6 h5 f/ M7 f1 s
& K4 M- L& C# d; L% @; q$ Y: W3 q5 Z

8：silk文本相叠，需要考虑到最终的silk其实是有宽度的
1 L' a& o( S* x0 H# |9：尽可能减少辅助线，从而做到美观已经言简意赅的表达。

+ a4 P8 @& N% w
[ 本帖最后由 cmos 于 2008-3-28 14:09 编辑 ]

zll

值得学习呀！

cmos

原帖由 changxk0375 于 2008-3-26 15:41 发表
; [  S+ d/ p* J" A; r0 _* [7 }第四幅图还没有理解，不知道怎么就造成了小天线。是铜皮的尖角形成的小天线吗，怎样才能更好？是好修改一下铜的尖角吗？ 请解释一下！谢谢！

7 m: o# i1 V& a& S3 Q铺铜原则上不能出现锐角，自动铺铜造成的小尖角，都是需要人工修整的，在高速信号中，都会感应噪声，代入地或电源。
& E6 k. |+ h6 O虽然有的时候，这些都是在可容忍的范围，但也是针对不同的设计而言，从layout角度，做一个最优化的layout设计，并成为习惯才是主要的。
( e1 q$ O1 n" d5 v; K  A所以我常常会花大量的时间休整铺铜，虽然有人说对性能影响不大，只是个争议话题，你面对的客户不同，一个得过且过的客户，也就放过去了，如果遇到sony这类较真的客户，就会死的很难看了。

ccj424

在主板的布线上，我很有兴趣，看了刚才贴出来的图，感觉在公司里的要求比这个要严格得多。有些东西我们这样处理的话是绝对挨骂的。

may

原帖由 allen 于 2008-3-26 14:55 发表
现在的主板几乎都是公版设计，忽略厂家偷工减料的因素外，在决定主板性能的因素里，layout占了很大比重。
1 f, @+ G( K$ |. h  J( jLZ的做法非常值得大家学习，很多人都是为了搜集资料而下载文件，几乎很少有人去看过到底下载的是什么，很多 ...

# x( z( C. T5 T+ J$ L# R8 p
  X* L- }5 p# K" P3 q" v6 l6 E) @
& R6 Y2 ~; [7 }! {+ @
+ Z( J5 {& R* V" j二当家的所讲极是，
鼓掌！！！！

may

我想这只能说是捷波公司的LAYOUT头儿，抓的不紧了

gaiwu

好帖!

zlei

大有收益啊！

yrxinxin

分析得有理有据，怎么看怎么像赶时间弄出来的。
6 D# e# u  K2 ]+ C, }5 w
3 @: e$ l- D# N! T/ t8 b布板的也太没有责任心了。