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I2C总线控制器的VHDL设计及实现

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发表于 2009-4-22 22:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
entity I2C_CTRL is
& Y( x9 y' h" F9 {; x port(
) G) H2 p3 e8 v3 H* Z --
系统信号
' v4 ]! J, H7 ? nReset: in STD_LOGIC;--
系统复位信号端2 x+ K" p9 A  e3 Y8 ~3 ^
CLK: in STD_LOGIC; -- FPGA
内部系统时钟端
6 s% o' X5 A- k --
控制信号
+ j/ b  }' I7 V7 h) |/ P ADRS: in STD_LOGIC_ VECTOR(4 downto 2); --
地址线,3(832位地址)
- {$ K; `. D9 \- |5 w8 p9 [3 J Din: in STD_LOGIC_ VECTOR(7 downto 0); --
数据输入线,8
5 V5 C" P' u6 H5 Y Dout: out STD_LOGIC_ VECTOR(7 downto 0); --
数据输出线,81 i5 I( t. w; `
nCS: in STD_LOGIC; --
片选使能端+ Y$ }, w, ~* y# p! y4 n  N
nWR: in STD_LOGIC; --
写使能端4 r0 V. P7 B5 z: F3 t; [( k: N
-- I2C
总线信号
# J) e; U+ j0 h6 |- u SDA: inout STD_LOGIC; --
串行数据输入输出端,输出有三态
* v* a, E( l- p" J$ \$ A# `8 Z4 \ SCL: out STD_LOGIC --
时钟输出端,三态输出1 s, G* w- {( j: C
);
& h5 |- G) J4 O( W) ^end I2C_CTRL;
" w  N/ A6 k# N5 g# E4 U3 L  R* j
( b- I* Y8 v- S3 W' V9 s4 o& Q
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发表于 2009-4-24 11:44 | 只看该作者
SCL: out STD_LOGIC 所以这个I2C只能是master的形式吧?
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