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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 % y- w, n% C1 W( }
$ b( i! \5 ]+ }# V8 p9 Z+ r+ X
1. 第一次, 阅读SI 报告, 有如下几个问题.2 \4 z% `7 o% a( G  V& H
    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)5 F* p+ K# w' k! Y0 `  \
    b. 图片2中, 所示的时间261ps 是指什么时间.
% |$ L% u) g6 y3 V# r$ o, y' @' {    c. 为何图片3中的worst case 不是261, 而是324 ps?
! O! B$ O" L/ V( W2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
- @9 Z0 e. T2 M0 d8 _! I/ E$ Y
. G! l1 P5 |# q) U1 Z9 y3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
7 X% |5 @6 t/ d/ x# a2 u/ X) x    a. 是走线长度有问题吗? 长了, 还是短了?9 X2 k( s9 g1 w# [) b
    b. 可是, 我查看长度表格, 却是正常的范围.) x: W( D/ v; f: L! t
    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.
- u) x1 ?. @: L+ Q  Z$ j" x3 `, |; {8 V
以上,谢谢!- I- J+ f) h4 I# g1 M, b& d8 L, \( n

8 L& G" f5 V8 w8 t1 {1 x" r3 E8 x. Q4 W5 |- q

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