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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑
l( a1 y$ [7 L, E! c& G/ U) L6 k; H* T, A7 Y$ Y, {
▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。- C K! X- Q' U' I) D, R' D
7 i2 ?& t% \) D# o. s$ y2 C$ Y
8 ^. w4 _: M0 x& \Common Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。
; s0 f8 b$ s; O! v+ G2 n6 G$ ]5 l/ h分析模型管理器 ) [& s3 S- x# M
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
1 k$ e0 ^$ d/ G4 O& A$ W5 W: n& ]; W0 X7 |/ }
新的Tcl命令9 g2 Z% K$ K6 F7 p4 L6 i
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。
2 @/ ` J7 K- ]; l% r# W( T! Z& k转换器增强 本节介绍如下转换器增强功能。 ; |' i- \! ]% T9 q5 B
通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). 9 j# d. k8 k9 q ^* f) `* D% H
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。 1 z6 x4 h; Q9 H0 X" K6 k! `. ^
PowerTree PowerTree在该版本中进行了以下更新。0 s, i- w2 V- n- _/ z1 i0 w
! i* M% |; [0 O( B
基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。1 p' a4 C; h: f/ m5 A! ?; R
' e. ^. Q; n$ O) i' V4 t( P' u l/ b1 f" @
从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。, s/ P0 e9 Q% A' j$ ^8 ]
注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加
. w' q7 q" J3 u" x$ m支持器件级别连通器件和VRM/Sink属性
# u* I5 C9 a1 H+ M
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
- S6 q2 H, c( X2 n$ Y h
5 I4 ^% E7 B$ e2 `2 E0 T3 ^! `
有相同模型的不同器件可能有：7 j! ^7 n% U" A5 [0 m' \
不同连通信息 不同属性（如VRM电压、sink电流） ' B2 r" y# ^0 M! C
+ x& u( l W! d0 ?* z: r
PowerTree的导入/导出设置和选项
+ \$ V) r [" p* }7 { B& J 该版本中，PowerTree中新增了以下新选项： z6 r! T: ?& l/ [4 O8 s
- 起始器件的导入和导出选项（.csv文件）
0 ^3 C- N$ Y3 `4 Z. _. B. A
5 e; w* f; I$ Y8 h
在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
) l. ^2 ~( h$ v4 l! f
3 y: J: f$ {1 v8 j
* I/ h) c; p; e1 r b. s& f5 ^3 @; S) a* g/ o7 `9 D, Q
注意：运行仿真需要OptimizePI的license。
' m" v. X1 `; R4 T: L, H4 Z# p1 OPowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。8 H: t* b+ p3 `% m6 ]$ [
6 b9 y$ Y& D4 H* W. C
- K0 j% i! i* L K7 s
PowerTree的TCL支持# g/ w+ T+ H! c+ K7 e
在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。) s: |: e7 r% L+ q r4 _. ]! E# e
, J# _0 ?6 m! Y0 B6 d$ X生成HTML报告/ ?1 [4 V' q! s( C3 i1 _
从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。1 T' u) X: l. u9 j& N: y
! X3 @: I- G; C+ O- k' W
! x: O8 N. H6 b: G4 a$ A
: o; l: f5 R! v. m& t$ ]" o. G- j1 r
6 W$ b5 k# C. a2 V$ w" _' u其它的可用性改进- M( F# ? @5 r" m1 N! ]
在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：
5 Y- x- S" i! q' X# U9 ^; ] 折叠分支的符号更大 4 u5 Q$ a4 [ f0 i, X/ K9 ]
2 p) Y+ G9 F5 ]9 m
( r2 q' t! J. K) x* l6 S: ?1 w
* ~. ?4 M5 z8 k/ X4 I# V8 {
新的缩放区域图标
/ z4 J. i% y, e% U" r/ x7 ?
5 g/ p; U4 D2 Q8 O3 a* C
) F( F5 F" H) ^8 A- B
对去耦电容块的数据提示改进 9 a! I! m! G! v) `$ W# t; O
4 \1 C1 W$ p. e1 l g
! h# c( {" f. E7 T' `/ O
走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。 ' g5 z. ~+ E0 Z) Q5 o) w2 o0 e6 e
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。
/ j9 s" Y( Y- ~$ c, g% v
. u; T" ^% g4 r/ p O对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
$ w: A: X5 x0 Q! I9 ] t/ [( h
* B+ ]* }) B3 \( O+ {4 e' G 随着走线宽度的变化，layout中会显示阻抗变化。
; y3 v! S. H% U5 @! ]9 d7 H( b基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。 h2 M: k1 _/ ?2 A- k
. G9 P4 _& T C5 L( F4 M
1 _" P1 g6 E" Q: A
/ z9 \0 u$ W' B3 v
; ]8 N) b4 Q8 W" n欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。
% l9 }9 C1 z5 B2 y M& z1 ?- r1 J& s! e
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发表于 2018-4-9 10:03
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