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本帖最后由 Cadence_CPG_Mkt 于 2018-3-20 10:47 编辑
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随着PCB上高速信号速率的提升，高速设计方案会在PCB设计中引入比较多的DRC，最常见的是K/L、K/V等DRC。设计者允许这些DRC的存在，但是这些DRC的占比已经超过整板DRC的50%以上，他们的存在会降低ALLEGRO的运行速度，甚至延长某些操作的运行时间（例如：更新DRC，Database check等），还影响投板前的DRC排查效率和质量。Allegro17.2的Via structure 功能，可以帮助设计者去除这些DRC，提升设计效率和设计质量。 ! ` s8 j$ q4 g- q6 V# C$ y: \
步骤一：根据需求创建Via structure ' x4 F/ }! f: q: p5 l3 y* O2 L
设计者可以根据需求，创建不同的Via structure，Via structure可以包含您所需要的设计对象，例如Via、Shape（包括RKO）、Cline等。Via structure的创建方法很简单，找到如下的命令，按照Command栏的提示即可顺利完成。下面举一些我们已有的例子，仅用于说明使用方法。
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Q# u* ]0 P1 ~$ [$ q8 V; n1. 芯片侧的Via structure样例，Via structure可以只是Cline，也可以是Via、shape、Cline的合成体。具体包含的对象，由设计者决定。% |/ n8 T, S. }3 e2 L3 n$ {! z
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1 g* z) c. ?2 x2. 高速布线层切换的Via structure样例。0 n4 K4 o9 l% ?
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3. 连接器侧的Via structure样例。可以只包含Cline和您所需的其他对象。 2 v" T+ i. S7 q6 |
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6 V: B- E+ s+ A @" L1 |6 c 步骤二：在设计中调用Via structure 7 n/ J! |4 l" J8 b: y
Via structure定义完成后，我们可以在设计中直接调用，然后将其连接起来，即可完成高速链路的布线。如下的实例中，应用上面提到的几个Via structure样例，完成了一个高速链路的设计。设计完成后，K/L、K/V等报错不再出现，设计变得更加有效，更有利于提升设计质量。
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/ b% P( n, P% z: V0 K# G9 WAllegro的Via structure功能，可以帮助设计者消除PCB上为了落实设计需求而引入的合理的DRC。让设计更加高效，高质量，且可以促进高速信号设计的一致性（每次遇到同类设计，都可以直接调用已有的模板）。
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7 x3 g J4 V5 e2 ?3 E" m欢迎您的评论！ 0 T. H) F- ~" ] M& R% t4 v
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。 1 F+ f/ z" a/ B
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发表于 2018-3-20 10:47
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