关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)                 if(!Rst_n)begin ) N% x% e' i$ E1 a+ Q                        复位语句;                 end                 else begin 3 ?9 w4 T9 T4 N, n- m4 V                        语句0；                 end : n9 v+ C# q4 D2 X5 L* Z/ q/ l 然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ ! d+ `6 I; l8 Y: f6 B 3 L: D$ y  [9 d8 ?/ G4 Jalways@(posedge Sysclk or negedge Rst_n or posedge 条件1) # k1 t  r9 \3 A/ P' A( q1 T0 I                if(!Rst_n)begin ) o8 A, a% o: a* O                        复位语句; / y7 }% |* m+ h3 ?, R- {" `                end 4 a5 L' u( {# \# S" E  s0 }) F                else if(条件1) begin 1 `6 X9 `) p/ x( K3 @, k                        语句0； 5 Y% ~0 r: e. A: a9 k/ t                end $ z! O+ W7 l. h2 w6 o是不是Verilog中，不支持2个 posedge？ 如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。