关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)                 if(!Rst_n)begin 3 w) n: x, l) }                        复位语句;                 end 5 ]+ {8 |$ b8 e5 w2 K                else begin ; |# s) F$ z* g. R$ A                        语句0；                 end # s8 ]% ?" Y' g- k5 z, v1 L6 o" R然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ always@(posedge Sysclk or negedge Rst_n or posedge 条件1)                 if(!Rst_n)begin % p, p* S& _7 J- y, {+ p                        复位语句;                 end 1 v+ T% f; y: h' ~                else if(条件1) begin " v# f* O: G# M                        语句0； . j$ x; `% n% ]. R                end   }3 G8 p# O6 w# u % e3 ]9 ]  G* X4 F0 N7 U3 W( q 是不是Verilog中，不支持2个 posedge？ - S( D( v; L$ |# s; S5 Q如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

0 \2 b& O3 ?- Z, l6 @

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。