LOGIC 原理图显示错误

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元件管脚显示的时候 没有挨着外形，是有哪里设计错误了么？？？

CS.Su

不好看而已，不影响性能

1061652558

CS.Su 发表于 2017-2-5 15:09
不好看而已，不影响性能

6 L' f# h& M1 w5 [+ j3 \+ W# z是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

CS.Su

1061652558 发表于 2017-2-6 09:01
是不会有影响  就是想做到统一格式 看起来舒服些，，有招么？？

要美观就重新编辑下封装就好了
. d' n5 C: ^- M& s* @/ [/ N

zhangtao2

CAE从新修改下就好了

shiyanjun00

我来给你做一下解释：
* u" q* W! v( U, |' B; v) O1、首先你要明白原理图库中你每次建库时放置的PIN，来自于哪里？看图：
+ |8 Q2 I- }1 N  T" a& p

7 S% x8 r/ ~: S: l! _' C
7 l- J' E* D0 j2 C" z
2、打开这个PIN,明确这个PIN的长度(一般是200mil)、端点用处等因素。看图：
4 q. k0 H+ E, ?8 M+ x

3、你的问题出在CAE Decal阶段，填写了比所用管脚更长的参数。看图即可明白：
6 Z( s& ?0 W  t2 a' @! K& ~
# g* g% d: G1 Y8 I* C
           填写了与管脚长度一致的距离200mil，正确：
               
+ I0 Q. J% K% g9 j3 U+ t' I# V& v. Y
  w* U2 B# t. @' T+ L% p! C         
           填写了比实际管脚长度长的距离300mil，错误：错误：错误：
; R: B. }' i& @1 J$ F
* z% o/ Q2 j1 ]4 v* |9 s: ~
, h6 x' I0 Z% H