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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › 74AHC32 的逻辑图，最后加了两级的非？
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74AHC32 的逻辑图，最后加了两级的非？

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Quantum_

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发表于 2016-8-29 21:20 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
如下图.  为何， 74AHC32 的逻辑图的最后加了两个非。
6 ?; i) J- z; B$ a9 U6 ^1. 不加， 逻辑上也正确。) s+ I$ x; o* ]- }4 S( L
2. 为了增加延迟吗？5 E6 H# i( m) z% z; z( C6 a
3. 还是为了驱动TTL?5 W+ y+ O- K% S2 v% t3 J% j
5 [2 Z5 F8 c* t
谢谢！

OR.png (11.62 KB, 下载次数: 0)

OR logic Diag

OR logic Diag

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超級狗
支持！: 5
可以送我 2TB 的硬盤嗎？^_^  发表于 2016-8-30 11:19
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超級狗

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EDA365特邀版主

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12225
2#
发表于 2016-8-29 22:42 | 只看该作者
打完收工！
( A# i, r" d1 m# k1 v) R7 ^; Q+ ^1 M/ `" d7 p- M2 c) z

0 U* _7 k" R" X5 }5 H0 w. E/ D, d

Buffered and Unbuffered CD4001B.jpg (28.67 KB, 下载次数: 0)

Buffered and Unbuffered CD4001B.jpg

Comparison of Buffered and Unbuffered Logic Gate.jpg (60.33 KB, 下载次数: 0)

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Application of Buffered and Unbuffered Logic Gate.jpg

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kobeismygod
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狗然是老司机啊！  发表于 2016-8-30 11:20
jacklee_47pn
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支持 ! 讚 !  发表于 2016-8-29 22:46
哈士奇是一種連主人都咬的爛狗！

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超級狗

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EDA365特邀版主

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发表于 2016-8-29 23:36 | 只看该作者
jacklee_47pn︰
4 j4 o" X) w# R; _0 u2 M4 P讚 !

4 C" C: _+ E* Y' q1 w* Q
3 h1 H0 @* j  q( M3 j  B$ P6 u看！
, c3 F: S2 u: h- L
( T) E+ b" \' t# E7 h6 D/ _/ O6 o; p! z8 e5 O$ _$ Z% a$ }

& R$ ]/ V3 @+ F) u3 z沒有啦！我是叫大家看內容。) g3 V  n- K% e1 Y7 P$ d
% U1 H: C4 Y4 |) P

点评

jacklee_47pn
也對！ 要用力看，努力看，好好看！ ^_^  发表于 2016-8-31 07:49
哈士奇是一種連主人都咬的爛狗！

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newcomsky

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发表于 2016-9-15 22:55 来自手机 | 只看该作者
mark

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hliu0129

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5#
发表于 2016-9-21 17:07 | 只看该作者
4楼这个图片，比楼主的问题亮得多。个人认为是同步时序。

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cdbluerian135

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发表于 2016-9-26 09:19 | 只看该作者
学习了~

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