HELP! Allegro package designer 问题

louis_liu

请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
8 H2 T/ l& S$ n大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！
- N  y7 g/ i5 W0 k- ?3 U

小蒙art黑豆

加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦

amao

加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。
6 c! _9 `( d/ y) {) C. b1 A7 u
4 P7 n2 G3 S8 @! o0 Q9 Q$PACKAGES
$ t& F8 ^$ |! X  C- {8 PBGA ! BGA ; BGA
0 n, O  Z& [( |' e/ ~6 uDIE ! DIE ; DIE
& q9 V4 Q: c/ b" i  S/ y$NETS
A9_PLL_VDD ; BGA.W6 DIE.231
A9_PLL_VSS ; BGA.Y7 DIE.229
$ Y9 g* k  _' F- NADACL_VOUT ; BGA.A17 DIE.55
ADACR_VOUT ; BGA.B17 DIE.57
ADAC_VAA2V5 ; BGA.B20 DIE.70
- {! e: u) L. o$ s- DADAC_VREF_NEG ; BGA.D18 DIE.67
ADAC_VREF_POS ; BGA.C19 DIE.68
D_A0 ; BGA.AB6 DIE.223


.......
* d) p- K- a+ ?# M

amao

等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流

pjh02032121

小蒙art黑豆 发表于 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...

2 {7 g9 `7 \9 S$ E* S/ h; h正解！！！！！！！

锤子米啊

对于net赋予问题，我有个疑问：
& b2 {4 k1 r7 t5 ^5 i0 a我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）

phoenix4301

x学习一下

denny_9

在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。