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标题: HELP! Allegro package designer 问题 [打印本页]
作者: louis_liu    时间: 2016-6-24 15:22
标题: HELP! Allegro package designer 问题
请教大家，如何在package designer里面放入一个电容，并且对这个电容进行 assign net， assign refdes？
4 X- \) D( S6 d! i大家都知道DIE,BGA是可以通过软件生成并且将二者的pin赋予 特定的net，但是如果要摆放一个电容在封装里面，allegro该如何实现呢？谢谢！& }1 M/ W$ K7 f; [/ g
作者: amao    时间: 2016-7-29 11:18
加分立元件不多时，可以输出netlist, 在netlist中修改加入网表中，再import一次网表就可以了网表的格式如下，看下就明白了。
0 O4 t7 C- |- ?! u5 H, E' d
% k) \$ b4 r9 j$ f5 o' |" |* e$PACKAGES' p! C/ O$ _. D2 U! D
BGA ! BGA ; BGA % e) Y0 I, {, Y' }
DIE ! DIE ; DIE
( P8 o5 ?# Q' L4 O3 T* U; n+ L$NETS
7 }$ j# j+ Q5 N  p$ ~! BA9_PLL_VDD ; BGA.W6 DIE.231 & d* U1 Z( }6 ?: z& R
A9_PLL_VSS ; BGA.Y7 DIE.229
; ~- d* G+ r' H$ ZADACL_VOUT ; BGA.A17 DIE.55
+ y( f" _( ~9 u/ ~4 s" b, ~# yADACR_VOUT ; BGA.B17 DIE.57
( x5 W2 N* Q- P+ b3 q0 x, SADAC_VAA2V5 ; BGA.B20 DIE.70 # ~( p8 w$ X+ K' ~9 i; }( N
ADAC_VREF_NEG ; BGA.D18 DIE.67
3 K  \& h8 p) L% e" zADAC_VREF_POS ; BGA.C19 DIE.68
$ ^8 u, H* ^9 G+ R+ x+ GD_A0 ; BGA.AB6 DIE.223 7 ?! K$ c9 @0 L  `6 ?0 f
- H7 E* _0 b3 [3 g# N
! w, C% t  p2 ~+ J" A$ e
.......
5 x  n9 o. ?0 e8 s2 P( ^
作者: amao    时间: 2016-7-29 11:20
等10月新办公室装修好了，后面如免费授课，如你参加的话可以现场交流
作者: 小蒙art黑豆    时间: 2016-8-2 21:04
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我13823773314欢迎交流哦
作者: pjh02032121    时间: 2016-9-8 22:08
小蒙art黑豆 发表于 2016-8-2 21:047 A4 k5 W. f! \- y- L; \$ i( R
加元器件不多时，可以通过logic界面添加，最后再赋予网络，加的多还是画个原理图吧，要是没看懂可以微信我1 ...
; d- K/ d) r  y
正解！！！！！！！
作者: 锤子米啊    时间: 2016-12-5 17:11
对于net赋予问题，我有个疑问：
! O; k1 N' V3 u* U% j6 s8 b我们做多个PIN的芯片的package symbol时（比如BGA），通过DXF或其它方式创建的package symbol实际上并没有net。1 r# X0 ^: `5 x" c
导入sip封装设计的时候，该如何来创建net？（一个个的创建很麻烦）
作者: phoenix4301    时间: 2017-2-22 09:52
x学习一下
作者: denny_9    时间: 2017-3-23 14:46
在导入 DIE 时就可以 把DIE的 net 定义好，导入sip 内，就可以有net了。



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