DDR3 跑1600M 差分CLK有最短走线长度要求吗？如最短600mil

qingshanke

如题

Head4psi

可能會有問題，但不是必然，與 DQS 有關係，也與 DDR3 Controller 有關。

Coziness_yang

高速信号的传输线都有最短走线问题，因为传输线太短，阻抗不连续，会在这段不连续上来回反射，这样信号质量会比较差，线长大于500mil以上，反射回来的信号会在这段线上损耗掉，不会来回反射。

qingshanke

Coziness_yang 发表于 2015-10-28 19:51
高速信号的传输线都有最短走线问题，因为传输线太短，阻抗不连续，会在这段不连续上来回反射，这样信号质量 ...

$ F2 L6 E% t3 |8 E3 s  {现在是走线CLK只有420mil的样子，但包括pin delay的话有600mil以上，不知道这样符不符合要求。手册上是600-1400mil
8 [" c, `, c, _  l

cousins

有最短要求。根据controller和ddr共同决定。
5 Q+ u, ^8 @8 k# P$ E$ Z: K; v你要满足时序要求，太短了对其他走线设计有很大难度，如，dqs，dq，addr，cke，csb难以做到合理的长度差，特别是两颗以上走菊花链的addr。
同时你还要考虑散热以及电容摆放的位置，所以600mil以上会是一个不错的选择。这个600mil不包括pin delay。

qingshanke

cousins 发表于 2015-10-29 09:12
. j* W4 g. g6 z& x" a有最短要求。根据controller和ddr共同决定。
你要满足时序要求，太短了对其他走线设计有很大难度，如，dqs ...

这个是单片的ddr，所以线长是满足要求的，电容散热评估了下应该也ok

cousins

qingshanke 发表于 2015-10-29 10:00
3 k" w- N- y, \9 n这个是单片的ddr，所以线长是满足要求的，电容散热评估了下应该也ok

满足线长要求就可以。
4 m$ W3 h0 ?/ L& d# E' U  a  X2 T那么clk你只要满足design guide 的要求就没有问题。
8 {) p& d! Q' S- t' r7 A; |" Q说句题外话：即使你不满足design guide的线长，只要做了仿真，确定时序裕量没问题，就不用担心。
至于ddr3的反射，振铃,单颗DDR，有合适的odt不会有很大的问题
# n& ?" y9 ]3 B

qingshanke

cousins 发表于 2015-10-29 10:06
满足线长要求就可以。
8 |6 J/ ~" l* n那么clk你只要满足design guide 的要求就没有问题。
说句题外话：即使你不满足de ...

9 k0 `1 S; v/ n0 N7 g: }+ A/ p, q: b保险起见，还是绕到600mil以上吧。。。
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Coziness_yang

qingshanke 发表于 2015-10-28 20:28
现在是走线CLK只有420mil的样子，但包括pin delay的话有600mil以上，不知道这样符不符合要求。手册上是60 ...

" x6 w5 L4 E# l- |0 a我所说的500mil是从信号的角度来分析，因为传输线太短会引起信号的来回反射。

Head4psi

Coziness_yang 发表于 2015-10-30 20:59
" R- I% c" c4 t1 _. J3 Q我所说的500mil是从信号的角度来分析，因为传输线太短会引起信号的来回反射。

, B0 g& u( s# d7 ]: O7 `為什麼 "传输线太短会引起信号的来回反射 "  呢？你確定你這樣的想法正確嗎？


會反射是因為阻抗不匹配，而不是互連線的長短。
9 ~( M" B( b2 Z% k9 y, R8 t短的互連線反而比較不會有信號完整性問題，樓主的短走線設計
若會出問題則是時序方面的問題，不是传输线反射的問題。

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Coziness_yang

Head4psi 发表于 2015-10-31 08:21
為什麼 "传输线太短会引起信号的来回反射 "  呢？你確定你這樣的想法正確嗎？
+ ?4 L0 R' T6 d5 \ ...

# \/ l% t! `) c- ?由于连接器处阻抗必然不连续，那么信号会在CPU与连接器处来回反射，如果线长太短，从连接器反射回来的信号没有损耗掉，继续从CPU端反射到连接器端，这样就会形成二次反射，但是线长够长的话，信号从连接器端反射到CPU的路径上被损耗掉了，那么就不会再形成二次反射。
) x; d6 i3 ~# {( |) z0 ?+ j之前可能没有讲得太清楚。
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