★★★ 大家一起学PADS （一）★★★......【有问必答贴】

jimmy

% Y/ ]# k7 Z0 l9 F; ]' S9 k1 b
3 l1 a2 c# H8 R0 ~( ?# s大家一起学pads!

互相学习，取长补短！

大家对PADS软件使用有不明白的地方或有什么心得体会，

( ]: r# D* @4 {) k; Y* W本贴限pads9.5及以下版本的交流。（暂不交流PADS VX)
* J) ~0 ^6 T+ b/ T0 A# l. {
  \6 f' W" v& W4 x- }
欢迎跟贴！有问必答!



: r- v; d6 A/ M" Y+ G' H[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]

/ g/ z' Z+ _" V$ n8 \
6 P+ x  b! }8 Z/ k2 e由于此贴已过有效期，特开新贴：

# Y; I( l' i: `. L2 e★★★ 大家一起学PADS（二） ★★★......【有问必答贴】
https://www.eda365.com/forum.php? ... 63&fromuid=1147
2 K) I9 O$ t3 e6 [* c2 c4 u0 E& G+ j

etwk

jimmy 老师是显示的是Ref.des.但没有Part type and part number

gui_qu

gui_qu 发表于 2011-11-16 20:37
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,
; K* L& r7 K8 U4 m* N# T这方面是否有详细的理论解释?
+ [* Y4 f+ q. H" ]( E8 T+ ^如果需 ...

+ O4 c' w3 W+ p9 {1 ?# L+ p非常谢谢jimmy回复,

# G, X+ _/ O1 W$ i! }

2 ]# k. o' X& F& O另还有些疑问.请教.
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
" Z. u! O" T. F" s  {7 a" g 如DDR的数据线与控制线是否要求等长?
地址线与数据线是否要求等长?
  j1 K7 Y0 S7 T  K+ u* V或者是只要求成组的数据线等长?
, c$ K: S6 F7 g# S( h又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
* X4 Z' o, @3 ^8 S2 l
另还有一重要问题,
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?

, M* J* ~3 K" ?/ ]一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
如果频率是800M,这个时候,走等长好还是不走等长好?
1 q, E4 ]1 c5 I& d
5 c; N9 t. p& M7 L另对于双DDR,或多DDR,如何等长?

3.以前经常有听到较多数据线时,如16根时,
, |/ u+ x$ O9 c- x走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?
, k' D, Y/ I" C0 X: h5 r

. a( F" L1 {5 y3 }

jimmy

yamazakiryuji 发表于 2014-11-15 20:52
* @5 p9 W# A8 j1 [版主你好，我用的是PADS2007，在原理图拷贝时，经常会出现很多红色的小方格子（就是那种电气连接断开的标志 ...

7 R8 j$ E& ~- `. x. Q取消显示标记选项即可。
  R: s9 m" v$ [7 j1 o
- t) A9 v: D; I: _2 U0 e1 x

jimmy

layout做完了，铺铜也完了，但是每次重开pcb文件的时候，铺铜（flood）的地方就镂空了，如果需要展示效果必须用Flood manager重新Flood才行。
% i8 e/ y# E8 g6 X) G" ]
解决方法：重新打开PCB文件时，重新执行HATCH ALL就能恢复灌铜了。或者view->nets，然后关闭此对话框也可以。
4 U1 b, Y9 u- w' x' y  Y$ q
0 l; l1 t+ v; r$ ?也可以进行设置：Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”

jimmy

xian2006 发表于 2013-10-10 16:58
比如说这个封装，那在PART上不是要加很多引脚，在设计规则的时候同网络的安全间距设置为0，这样才能通 ...

中间的散热焊盘只做一个大的就行了。
5 b4 o0 b# ~* ], Z. H, b. _8 j' n  d3 H
2 y/ S$ [* J1 w3 n另外一些小孔，在PCB设计时，选中中间的散热焊盘(通常是接地）的网络后，右键，add via.
3 i; a! Q9 W* b
想加多少就加多少。可以比推荐的多加几个。

yaxis

有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗？
我上次打了一半感觉内层短路了。

jimmy

原帖由 zltwin 于 2008-12-5 11:50 发表
由于层面比较多，想通过设置快揵键来查看各个层面，请问有没有这个设置啊

, L+ V% M) z- h% k
Ln
$ @0 I' U, f. P% t) X
+ W* ^* E: y! i, v1 `  l# Gn是你要切换的层
# J# I" N/ k: P+ o* f, |
比如你要切换到第3层，请输入：L3
然后回车

jimmy

原帖由 loveineda 于 2008-10-10 13:18 发表
5 }7 \/ k" J7 L. ]* }$ `初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
2 }/ b" V1 l2 I7 W( D) N这个问题能在开DRC模式下解决吗，有的话，告诉我方 ...

/ p, D$ @0 I" V0 d7 u那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil，而你的安全间距值设了10mil 或6mil以上，而又开启了DRP走线的话，当然无法连接。
2 u# t( Q* F' J
. _; P5 D% S- |+ ]; C: Z: V( n/ f我很少开着DRP走线。都是设置好显示栅格和设计栅格好，利用栅格的功能来进行走线。很少修线。

hunzi22

那具体和什么走线习惯有关呢？好的习惯应该是怎样呢？
我是菜鸟，希望楼主耐心指教

jimmy:
" ~( {: P2 \+ t/ E
6 D# R, P% M) I比如创建元件,丝印外框统一做在all layer

2d线宽不低于5mil
* {$ X1 s2 H; z0 L# B/ s$ g- L# r
TEXT等信息不添加在TOP或BOTTOM层

等等...
* Q2 G2 y% b1 h
5 m2 D3 `5 @% c[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

weirong

PADS如果自动铺铜,铺出来的锐角怎么手动修改啊

9 j5 L  H, l) P/ W& Cjimmy:

这种修改起来很费时间。
6 p+ f% ^, b% V( ~& S' B6 K0 z
) }( U" C. n0 S& z! e主要跟你的走线习惯有很大的关系。

我们一直在说，良好的设计习惯很重要，可以比免很多后续优化的时间.

2 U0 F& [: e0 I如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
6 d1 i, k* p5 C" z" J
! f( J( N( B! l5 i  f灌铜后将之删去。
' p* E  h& o/ U8 a
[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

jimmy

1 I( b$ G- a7 k' Y# s4 B; O* b( H: K
这种修改起来很费时间。
4 L! }% W' R$ Y8 p2 X- f
主要跟你的走线习惯有很大的关系。
# m* o/ T" K' t
我们一直在说，良好的设计习惯很重要，可以避免很多后续优化的时间.

如果一定要修改，可以一些比较明显的锐角处，画一个keepout,或是画个copper out,
( n, V2 ^4 `+ e6 P# A# O% g. Z% @7 w
灌铜后将之删去。

hyd2679

hanicesnow

我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?
) `. X) ~" R& T7 p3 c; o# b错误如下:
Mixing nets EGND CN2 1 FMI CN2 1
CN2.1 LA4.2 TP42.1 RF2.2
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
& T! L( {/ B  y  q# m  NMixing nets FMINT CF6 1 FMI RF2 1
+ l, N9 \1 y2 RLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.1
Warning: deleting signal EGND
+ @: ^: S. K7 C5 u: d) c0 {% M**INPUT WARNINGS FOUND**

amwu_1984

楼主开个QQ群吧

maple

请问画PCB时，自建封装有哪些好处。
/ u- {+ {4 I0 D/ E2 u" K因为我平时工作中都是直接用PCB图直接保存封装。

思齐

钻孔对问题
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
还有个“地”的问题
& T2 _4 g6 r1 m0 n' U+ R4 m3 E手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
& Y9 y2 Q+ q( Z. x3 WTOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom
( [0 k+ s6 k/ p6 ]TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)
模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？

loveineda

初次使用PADS，出现如图中央的问题，左边的电容和右边FPGA不能正常连接！
可能是我的走线比FPGA的管脚要粗吧，导致在DRP模式下，出现FPGA这边用非常细的线来连接
这个问题能在开DRC模式下解决吗，有的话，告诉我方法，非常感激！

maozhiqiang

Value值显示问题
- \5 s5 q7 P# n, M( `最近画了一块板，线也弄完了，最后时，老板要求出图制版是显示出VALUE值来，
4 e  [, `/ K- n' b; k我用allegro画的原理图，PADS布的线，现在板子布好了，想加进去VALUE值，却不可以；
8 l" G$ \: Q$ H' {- E/ c关键是我最开始导网表是没在后面加{VALUE}项，打算生成一个新的显示VALUE值的CEO比较下，
结果比对后说NO DIFFERENCE，各位帮忙想个办法，能顺利解决就好，实在不行，最后出CAM图时
/ g+ Y" c$ o" P. i' k( X只好手工添加了，希望各位能提供好的办法，谢谢！

古域清流

请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
) ?6 A" V- `# j% t: G( F6 {! `pin discrepency    decal gate<1>for gate number#<1>   
9 i' ^3 W# Q) F+ i% y还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了，因此我怀疑是否是软件设置的问题,真诚地请教版主!

mdwct

原帖由 古域清流 于 2008-10-22 20:07 发表
3 ~: B% F' R- x# I请问有尊敬的版主，我在使用LOGIC的时候，为什么不能接地？？按右键选地的时候弹出一个窗口,提示:
6 ^1 d! |$ c3 A# zpin discrepency    decal gatefor gate number#   
$ C  ?- x1 h$ g" b3 v; c还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...

( E0 g- V8 ~2 `4 u
please uncheck
8 `. u* @0 H/ x' B8 P$ Vallow floating connections

tklin

对思齐:
9 r1 c) {  X6 Y) X9 w/ k8 M1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8，可有些信号只到3层，或4、5层的，什么也要用2-7的钻孔呢？
- x# B- {) w6 I, mreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
, I' E: p  J2 q+ x$ f6 q
# {( `2 ?! ~) R5 Z3 r( P' W2.
% i4 h  V/ T; k# V5 f* C& W手机中有模拟地和数字地，它们是布在同一层还有不同层？如下面的层叠方式：
TOP(RF device)-layer2-GND3-layer4（RF&High Speed&Audio）-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪？还有“混合地”与“参考层”地有何区别？
reply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

maozhiqiang

求助:网表问题
0 }: [  U7 t, Q; j0 c! T重新装了下电脑结果,输出网表时提示      :
4 ~! K! j# Z5 T6 QDesign Name: D:\资料\复件 FINAL.DSN
$ _" Z1 @- I' T[FMT0012] Can't open first output file
1 I! L" n7 a2 N: N" Z#各位碰到过没有,帮忙啊,先谢谢拉!
2 H; _2 t9 J- U9 R( a0 F
斑竹救命