关于DDR设计的一些疑问

田园青山

各位看官：
      近日闲来无事，又做了一下三星S3C6410的设计，在DDR部分的硬件开发指南中有下面这么一段话：
+ x7 _* N4 N$ x5 a# e数据信号包括DQ，DQM，DQS信号，共分了四个组。
* A2 P- a1 I' w( T) q" M; a9 \% s同一小组的信号的长度匹配必须在1.5mm（约60mil）以内，并且尽量在一个信号层内走线，如果同一组的信号在不同的信号层内走线，必须进行PCB的层的阻抗匹配。
/ c1 J' ^9 |' E' z5 M) V" a8 e  Y

数据信号	MASK信号	CLOCK
DQ[7:0]	DQM0	DQS0
DQ[15:8]	DQM1	DQS1
DQ[16:23]	DQM2	DQS2
DQ[24:32]	DQM3	DQS3

因为是新手，所以产生了一些疑问：
1、按照上面的说法，我是不是可以理解：只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件，那么我就可以不做阻抗控制？
2、DDR的阻抗通常我们可以看到两种：单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm，即使封装中pad的值只做到0.2mm，那么出线宽度最大基本上也只能做到4mil而已，再加上板厚控制在1.2mm以内，这样一来，很难控制上诉阻抗。那么：
, `* J! W& S7 U: A( X9 `A、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方，阻抗是否可以做调整，比如调整到单线 60 Ohm  和  差分 120 Ohm？
B、阻抗值是通过什么确定的？
; N; E7 D+ H- l0 ?5 z, ^
跪求解惑！！！
6 n; S9 l. @/ x# Y) w

jimmy

1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
+ B. r1 _1 ^) h! n% U
) p; J: h& m, p' D' E- A% C2, A 可以。

9 A1 T) y6 l% U. v' UB,影响阻抗有以下因素：线宽，板厚，铜厚，表面工艺，介电系数等。

flywinder

楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

不再专业

不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法的事）

田园青山

flywinder 发表于 2015-4-16 18:11
楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

# d) J; Z6 [0 p: ?1 M0 w9 u这样一说俺就明白了，谢谢

田园青山

jimmy 发表于 2015-4-16 17:23
1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
9 U. \0 k. g" [% W$ \- c, N
- ]& }0 Z! _% V* {1 P5 K' h/ Z2, A 可以。

谢谢大师解惑，明白了

田园青山

不再专业 发表于 2015-4-17 09:20
  k8 I7 j; h- m/ z* g6 P5 R* c1 n不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法 ...

4 m0 {* d3 J' F  x6 P1 T) s! t谢谢指导
6 r8 s- }# k9 r  m2 n

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