关于DDR设计的一些疑问

田园青山

各位看官：
      近日闲来无事，又做了一下三星S3C6410的设计，在DDR部分的硬件开发指南中有下面这么一段话：
4 Q# Q, `$ `+ E6 a数据信号包括DQ，DQM，DQS信号，共分了四个组。
同一小组的信号的长度匹配必须在1.5mm（约60mil）以内，并且尽量在一个信号层内走线，如果同一组的信号在不同的信号层内走线，必须进行PCB的层的阻抗匹配。

8 B& T4 A6 E4 R; F, k8 X

数据信号	MASK信号	CLOCK
DQ[7:0]	DQM0	DQS0
DQ[15:8]	DQM1	DQS1
DQ[16:23]	DQM2	DQS2
DQ[24:32]	DQM3	DQS3

0 E5 Z" O! L1 g  y; c6 M因为是新手，所以产生了一些疑问：
/ m$ P$ C! m3 x$ V) P1、按照上面的说法，我是不是可以理解：只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件，那么我就可以不做阻抗控制？
2、DDR的阻抗通常我们可以看到两种：单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm，即使封装中pad的值只做到0.2mm，那么出线宽度最大基本上也只能做到4mil而已，再加上板厚控制在1.2mm以内，这样一来，很难控制上诉阻抗。那么：
A、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方，阻抗是否可以做调整，比如调整到单线 60 Ohm  和  差分 120 Ohm？
2 {% P, ?0 O3 Z0 |B、阻抗值是通过什么确定的？
) X, ~' E) q9 V5 ]$ r+ ^1 m: j- A
: I9 p6 K1 }- M2 J% p% n# o跪求解惑！！！

jimmy

1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
1 L9 m6 g3 C* V3 m: H+ @1 y3 b
: P  S+ T3 D! X8 g' @2 `2 ~( F2, A 可以。
$ u. C3 ]; X; f' y- \, O( P+ p
+ q& E9 f- P, J- w/ _$ SB,影响阻抗有以下因素：线宽，板厚，铜厚，表面工艺，介电系数等。

flywinder

楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

不再专业

不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法的事）

田园青山

flywinder 发表于 2015-4-16 18:11
2 r! C3 m9 g( `- J3 K: I楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

+ {0 J& M+ }$ P6 u这样一说俺就明白了，谢谢

田园青山

jimmy 发表于 2015-4-16 17:23
1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil

2, A 可以。

2 a! t7 ^! I. H$ |3 X3 R2 ?- \谢谢大师解惑，明白了
8 H- o7 ^" n# g5 S+ k, c* r; j

田园青山

不再专业 发表于 2015-4-17 09:20
0 ~3 V# T0 i2 v3 z+ }2 C3 t7 {不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法 ...

  G  n  Z% p+ M0 y- p. c" x/ [谢谢指导
" \. `0 o3 n5 U: D8 J) q+ f

cn_kingback

学习了。

jxcrleo

/ j8 e9 p& f& {学习了。