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关于QSFP收发信号的处理

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发表于 2014-12-7 11:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kevin890505 于 2014-12-7 11:31 编辑 4 o5 n, s* v0 U& O
+ ]: U6 O: O; K4 k; G/ h  \- F3 r
第一次弄QSFP+,完全没信心,请问各位大神,这种10G的差分(4对收,4对发)处理上有什么要注意的:
) c, V# a6 d7 T+ J1,收/发的4对之间应该不用等长吧?
" q9 E! f! g: s$ F2,对于高速的差分,从1mmBGA中出来,BGA下方应该有>2CM的走线.下图neck mode或者每根线各走一个通道,对于信号那种更好?: C$ ^& M) d/ n% y( S  T
3,10G的信号,如果没有长距离的水平,垂直走线,大约小于5cm,用考虑十度走线么?
) a/ S- B" Y" F3 V# M如果各位大神有其他意见,建议,跪求!!
; @" w# ?" K/ }( v+ n2 @' E  k
; m0 H' _0 ~5 P% T0 |9 J还有关于电源处理,内核0.9V电流>30A,设计的是48A,这种大电流在处理时候有什么要注意的?
  b/ U9 i- @  }, O因为是长方形布局,电源在右侧偏下,芯片在左侧,中间偏上有2个DDR3颗粒(不一定会用),这一块地平面回流电流貌似非常大,将来会影响这2个DDR3么,准备跑2133M的。2 ^- f" J* m% h/ n/ F4 w
8 l' I$ X* e1 z8 Q' a
我是很有分享精神的,不过大家懂得起,实在不方便上图。ORZ。
" T/ O# r* b% Q) N" k

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发表于 2014-12-9 23:34 | 只看该作者
我也来说一下,个人意见,仅供参考:9 b* F2 \% R( n. L4 S, F2 c
1. 要严格等长;不管是差分线对还是TX,RX对,等长就是了,虽然我们知道后者是无所谓,万一软件调不出来,第一件事就是问你这个:等长了吗?你就可以胸有成竹地说,所有的都等了。
+ ]+ c, G$ ~# U3 ?3 b$ b, B; _2. 不用说了,neck mode;4 I) q' Z) k: @7 C
3. 同上,需要十度走线;- w* U+ I2 E- x  Y
4. 除了多铺铜,最好顶底层用2OZ以上的铜皮,电源是最为关键,对数字部分,我一般看重的是电源和回路。
" o2 E4 F2 j, w/ I. C5 g5 n3 N- B年底要发奖金,这个时候,一定要注意设计,如果因为一时痛快而被人抓了把柄,奖金分少了,就不好了。

点评

请教下,FR4采用10度走线是和材质有关,我们现在采用ROGERS,不知道还有没有这个问题还需要10度走线不? 大家都采用什么材质,有没有必要换ROGERS的板材, 还有个问题,PHY到光纤口的差分信号是不是50欧姆?有  详情 回复 发表于 2015-5-15 10:46

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 楼主| 发表于 2014-12-9 13:08 | 只看该作者
dzkcool 发表于 2014-12-9 10:27
7 p% f. P4 v% K( q" G" ~1、收发之间无需等长,实际上走线拓扑一致,相差也不会太大;
0 i+ W+ ?) ^) L' q" x: _! W2、BGA内用Neck模式,一般是4/4的线宽线距, ...

6 l* |+ }" r5 O, b8 O多谢大神。关于内核电源处理,我目前使用4内层+1表层铜皮的方式。通流量绝对满足48A要求。/ u7 k# [' m& p
而且电源走向没有经过DDR,但是电源到芯片相当于一根较小的U形铜皮,   DDR大概位置
, L  t, l+ P8 P8 F' \! E( \刚好在U的中间偏上侧,虽然电源不影响DDR,但是我经过仿真发现直流回路在地平面( L- ~* K  a" V& w% j
上的电流密度,DDR下方明显要大许多,这个问题应该怎么处理?  单独掏空DDR和内核电+ H  b$ M; ^2 {" B; G8 V
源地中间形成一个隔离槽的话会影响DDR走线下方的参考地,所以纠结啊!!!或者不用管?! d; O1 V5 x+ K7 a! |3 z

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发表于 2014-12-8 08:32 | 只看该作者
大力支持LZ  奉献自己的经验

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发表于 2014-12-8 09:17 | 只看该作者
楼主算的应该不对吧?0.9V/30A??还没见过内核功耗如此大的IC,一个IC的内核电压就这么大的话,估计什么散热都没用,而且那整机功耗应该很吓人了

点评

应该是瞬态电流吧,这么大的电流  发表于 2014-12-8 09:53
这个很正常了,我看到还有60A的,据说还有100A级别的不过没看到过。只不过在自己设计中,第一次遇到这种级别的。而且这个30A是DATASHEET要求的。  发表于 2014-12-8 09:19

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 楼主| 发表于 2014-12-8 19:36 | 只看该作者
cvntao 发表于 2014-12-8 09:17
% \* w* F) @8 f2 Q楼主算的应该不对吧?0.9V/30A??还没见过内核功耗如此大的IC,一个IC的内核电压就这么大的话,估计什么散 ...

+ g1 ?! Z. [. V9 g4 O( v. `呃 我觉得这个虽然挺大的  但是芯片是分功能行业差异的    随便找个I7处理器  基本要求都是100A,150A级别的,比较一下,所以30A的稳态电流其实并不大。
0 x1 \$ K& W5 M+ t7 \更别说一些专用通信芯片,核心网,接入网专用的IC,内核五六十A都是小CASE的。或者高端的FPGA,内核几十A也是正常水平。
" G4 |& i' |8 ~6 \  I: c- D6 H% ?# h/ R

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 楼主| 发表于 2014-12-8 20:40 | 只看该作者
呼叫超级狗,跪求狗粮  

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楼主在哪里上班 方便私下留个联系方式么? 谢谢~!  发表于 2014-12-9 16:40

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发表于 2014-12-8 22:08 | 只看该作者
1. 关于高速信号,我认为一根走一个通道比较好,两个走在一起,一个阻抗不连续比较严重,第二个线太细损耗严重;

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发表于 2014-12-8 22:10 | 只看该作者
关于低压大电流,主要考虑两点,1,不要有瓶颈,2,板级频率范围内目标阻抗能满足设计要求

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发表于 2014-12-9 10:27 | 只看该作者
1、收发之间无需等长,实际上走线拓扑一致,相差也不会太大;. I2 R8 c) g, i) ~5 j$ @
2、BGA内用Neck模式,一般是4/4的线宽线距,可以通过控制叠层,使其阻抗接近100欧;7 \% i% x+ n  ]( ~9 Q% {
3、如果可能,尽量走十度吧。% W8 o8 y: |: i& w* O- {# Y

! x% |) v4 G6 H7 Q1 `! Q% \设计一个紧靠在0.9V的电源层一起的地层,两个层的铜厚加大,建议2oz,该电源平面不要到DDR区域去。
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发表于 2014-12-9 15:28 | 只看该作者
我想,直流应该对DDR的影响不大
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发表于 2014-12-9 22:24 | 只看该作者
1.不需要等长" F& l- Z* ^) [  a$ Z8 U: V7 r
2.neck mode
4 ^8 i3 Z0 B) m8 f8 _& N3。不需十度走线+ S& p8 E  z& d
4。可以在信号层多铺几个铜皮0 i( f! d. H8 V0 O" r
个人处理方法,仅供参考

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 楼主| 发表于 2014-12-9 22:31 | 只看该作者
dzkcool 发表于 2014-12-9 15:28
5 D# ^; D* X! f4 l5 E我想,直流应该对DDR的影响不大
4 R7 h0 z8 g1 y& k
多谢大神帮忙。# {0 w  M# P9 K) X' O* v

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 楼主| 发表于 2014-12-9 22:32 | 只看该作者
jhh610528 发表于 2014-12-9 22:249 H0 z( w4 j- j
1.不需要等长
; C; `6 k1 r! t2.neck mode
1 p! @; S1 S& V' r7 o3。不需十度走线

4 x9 K/ A2 d5 X" c7 x3Q + m8 Q' @- ~" w0 O- r" u2 F' r

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发表于 2014-12-12 16:45 | 只看该作者
本帖最后由 panpan 于 2014-12-12 16:47 编辑 6 a1 I) l0 b; G
7 Y% ]; z: |7 ?& P
1,收发之间不需等长
1 d$ _2 z; Z, n( B2,必须用neck mode3,什么是“十度走线”?
7 e  u2 e9 j# a5 {5 u) D
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