data file import error-----请赐教，这是什么原因引起的？ [

jekyllcao

我在import data files时出现一下错误，请问是什么原因引起的？
8 a$ e" p9 v( }1 F: @. u; r! E#1   ERROR(SPMHNI-175): Netrev error detected.

" b8 }1 p, m6 f5 @/ F; X9 D+ c3 r% sERROR(SPMHNI-342): Design flow is Constraint Manager enabled, require pstcmdb.dat and pstcmbc.dat files.

jekyllcao

这是原理图（design entry HDL)的原因，还是Allegro pcb edit的原因啦？
4 u7 s3 R6 u" S

kinglangji

HDL这里用的人估计不多,在project manager里应该有个直接导入pcb的命令吧,你是怎么导的?
2 q3 w- D) {& y* i( k% U7 M仔细找找那个命令里的设置选项,看有没有跟constraint相关的项,截图上来,我手头没文件,好久不用忘光了

jekyllcao

kinglangji 发表于 2014-8-14 11:53
HDL这里用的人估计不多,在project manager里应该有个直接导入pcb的命令吧,你是怎么导的?
! s: q% m9 i. e) `; N仔细找找那个命令 ...

我是在Allegro pcb edit中import 3个data file. 软件提示import error，--错误信息内容就是：
#1   ERROR(SPMHNI-175): Netrev error detected.
: W5 |4 @4 ?4 J* |- x
" h3 A, e$ V4 f! `ERROR(SPMHNI-342): Design flow is Constraint Manager enabled, require pstcmdb.dat and pstcmbc.dat files.

kinglangji

jekyllcao 发表于 2014-8-14 14:20
# B8 |! E6 G4 S1 s  E我是在Allegro pcb edit中import 3个data file. 软件提示import error，--错误信息内容就是：
#1   ERRO ...

是这样么?export physical 不就直接这样了么?怎么还要导入file呢?
你怎么弄的?贴出来给我也学习下

jekyllcao

楼上的谢谢你的指教，用你的方法是可行的一种方案。问题是我们是将HDL中产生的netlist，输出pstchip.dat pstxnet.dat pstxprt.dat这三个文档到Allegro pcb edit中。这是我们的设计流程
: L9 E' U% |8 I, j9 a! X4 C. b8 S

kinglangji

那是不是跟capture一样,那三个文件在一个文件夹里,import的时候路径选那个文件夹,不要选文件啊?
指教不敢当的,比那么客气,互相学习

jekyllcao

kinglangji 发表于 2014-8-14 15:10
4 s+ l4 ?- D" E; o7 R那是不是跟capture一样,那三个文件在一个文件夹里,import的时候路径选那个文件夹,不要选文件啊?
指教不敢 ...

是的，你说的没错。

kinglangji

jekyllcao 发表于 2014-8-14 15:56
是的，你说的没错。

如何?还没解决么?

jekyllcao

kinglangji 发表于 2014-8-14 15:58
! {3 \. b: R: @" Y3 u& v2 s如何?还没解决么?

1 `& D9 W$ L, m$ J, v4 \8 r还没解决

kinglangji

你怎么导出网表的,给科普下

jekyllcao

kinglangji 发表于 2014-8-14 18:48
8 c- ]4 o, F) }- i你怎么导出网表的,给科普下

  r, Z' D* ]5 }9 u4 _现在解决了，呵呵

阿斯兰

我也遇到这种情况，楼主你是怎么解决的呢
) J& C( Y) D; c3 e' e' M! r

zhouqingmin

楼主你是怎么解决的呢?求科普