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本帖最后由 hawkgreen 于 2013-12-20 11:56 编辑
( h1 p, U# r1 O7 a6 [+ \
[! P$ k+ Z' B5 K) K9 b& g请各位帮指点下：. g: }: U( ^/ h
为什么我打孔到电源平面，VIA和电源平面不连接呢？以前做的VIA就连接！！请各位帮指点下
) N* h) A& ?; X5 w6 }! m情况说明：在第四层的电源层分割出了一个+3.3V的平面：如图一5 Z$ B3 y% r# |) K9 I8 l: }
1 K! G- x5 }, ?: x9 r
# C; h, o& ^1 W4 ?. Q! y: P/ s
然后我将芯片电源管脚+3.3V通过VIA到背面接上去耦电容，如图二：
0 p" N. n7 x8 ]; P7 p3 J0 g' r) b5 ~8 O
& e8 C0 @! q' K' y' S4 |可视该电源管脚连接的VIA 不和 我分割出来的 +3.3V的平面连接，而以前做的一个VIA就和该+3.3V电源平面连接，如图三：" D. K- f% v* J: o' U: W8 K# ~9 d
; V" i( L7 F! K3 Y+ p# f1 b
9 b( B0 ~+ O$ E图4：对比左上和右下两个VIA，他们属于同一个网络，右下的就和电源平面连接，左上的就不连接，为什么？T_T
0 E4 g5 u0 q1 ^0 P/ J) G9 J请各位 帮看下，这是什么情况？
* |3 X& f/ M8 S o6 g. [我可以确定网络定义都是对的。# N- b2 P$ C, d7 g2 u# p
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发表于 2013-12-19 09:55
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