【请教】DEHDL/DECIS+Allegro的module reuse与交互

hdjun

3 U) }" j$ s" M. n. V
3 N9 X. U. c( U/ j0 ~  f7 K$ H% W请教一下，如下情形，可以使用allegro的模块功能吗？
/ Y/ {+ W; {- O3 H2 W) }2 hA 板 12 层， 设计工具 Design Entry HDL + Allegro
B 板 12 层， 设计工具 Design Entry CIS  + Allegro
' U. z4 K4 F* C5 y2 d: Z! TA 与 B 板具有相同的叠层设计，并通过 400 pin的FMC 连接器连接，
现在想把连接器去掉，做到一块板子上，由于A板是模拟数字混合板，较大， B板是数字板，较小，所以想把B板生成模块，加入A板的设计中，请问这样可以吗，可能性有多大？

( y+ ~8 l1 b+ ]3 q  X, V具体问题：
1. 如何将生成的CIS/Capture原理图以模块或者BLOCK的形式加入DEHDL中？
# M; _* m. m& K+ d/ ^5 A2. 如果1可以的话，生成新的网表后，如何让allegro知道调用预先生成的模块？（B 板预先create module）
) P! c0 L3 B3 t( m2 n; W
% u* i, t( f5 c涉及CIS和HDL两个原理图工具的交互，小弟不是很熟DEHDL，特来请教。

hdjun

用DEHDL的人多吗，知道Tektronix是用HDL的，国外用的人比较多

hdjun

不会吧。。。
% N, ~4 {$ _4 [4 u7 ]- ?两个板子上没有相同的部件啊，只有需要连接的net在最终生成网表时需要相同吧？我不太明白sub-drawing...是那种分工画板吗？partition design?

flyingc381

基本不可行，，
6 A% B- ^7 A! n9 N1 _: d2 A2 Y
& I! D- F9 T% S0 }" N+ M其它办法，，
  Z" i- p! V7 b9 a" E
1 o- x" D# c- o: a4 P% G把两个板子相同部分的的位号做成相同的，，用placement和sub-drawing倒是可行。