ddr3 这样分组怎么样 ？

liuyu305

现在的系统是8个芯片，16bit的，
0 F2 ?: V3 k* j* F1 _分组成：
, X+ \9 |( t* Q8 D. e数据：DQ0-DQ15, DML, DMU. LDQS差分对，UDQS差分对
$ L& n7 V  [# B3 X5 O, X时钟：差分时钟CK,CK#
  f4 g/ Q4 `/ @% a% y地址+剩余：A0-A15,BANK,CKE等等。

每个芯片的数据组，组内等长，芯片与芯片之间不等长，比如DQ0-DQ15,组内线等长，但是与DQ16-DQ31的组不等长
& X) T' Z- d( M' C( l( x线采用5mil,间距15mil

eda-chen

CKE都出来了，应该是DDR3吧？？？
3 {* L8 s* S* k* g0 L* r+ k得益于leveling技术，字节内部11根线等长就行了

liuyu305

pcbdesigner 发表于 2013-7-19 17:35
. o+ j6 [1 j! N& L. \- |$ oDQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
& F, i' c! u% f8 x8 E0 D$ a0 \clock应纳入address, com ...

; {( _! ^) |& a7 {; w/ m: T3 Y好的，谢谢·～

qingdalj

pcbdesigner 发表于 2013-7-19 17:35
DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
! t* ^" x# S; m7 T9 rclock应纳入address, com ...

0 B8 D2 @9 C0 D6 x& W4 b
楼上说的很对，只是不知道这个是DDR几代，DDR2以前的（包括DDR2）组间skew也是有限制的；DDR3还好。

pcbdesigner

1 ]) c" H% m0 g# IDQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, command实现等长