ddr3 这样分组怎么样 ？

liuyu305

现在的系统是8个芯片，16bit的，
6 n0 T6 ]+ G- Z分组成：
数据：DQ0-DQ15, DML, DMU. LDQS差分对，UDQS差分对
; y; [& Y+ R4 c1 O时钟：差分时钟CK,CK#
6 J2 @% f4 E: Z# t$ U* K7 [地址+剩余：A0-A15,BANK,CKE等等。

每个芯片的数据组，组内等长，芯片与芯片之间不等长，比如DQ0-DQ15,组内线等长，但是与DQ16-DQ31的组不等长
线采用5mil,间距15mil

pcbdesigner

9 K9 n# j# W6 _4 ^1 b# |" d* W2 Q* {0 GDQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, command实现等长

qingdalj

pcbdesigner 发表于 2013-7-19 17:35
' m0 R  d+ o' L% d( V7 rDQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
# L- V  G8 v$ Q. xclock应纳入address, com ...

% Y1 [5 I6 O6 q楼上说的很对，只是不知道这个是DDR几代，DDR2以前的（包括DDR2）组间skew也是有限制的；DDR3还好。

liuyu305

pcbdesigner 发表于 2013-7-19 17:35
5 E$ t- L9 u& `DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, com ...

/ v8 Y8 f8 P. k好的，谢谢·～

eda-chen

CKE都出来了，应该是DDR3吧？？？
得益于leveling技术，字节内部11根线等长就行了