求解DDR-SSO分析

eeicciee · 发表于 2013-6-6 08:46

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DDR-SSO分析时，controller和memory芯片封装内部走线的长短差异、应该在哪里设置补尝呀？{:soso_e196:} {:soso_e196:} {:soso_e196:} {:soso_e196:} {:soso_e196:} {:soso_e196:}

eeicciee · 发表于 2013-11-10 20:46

Dandy_15 发表于 2013-11-9 14:57
8 P0 c+ h5 M# O& C$ R0 ]# T1 X原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上 ...

有道理。有道理。

Dandy_15 · 发表于 2013-11-9 14:57

原则上是这样的,但是简单的Pin_r,Pin_l,Pin_c并不能说明所有的问题，如引线的耦合问题就不能体现，频率一上来，这可能就是问题了，低频应该关系不大。正解应该是Pin_r,Pin_l,Pin_c矩阵形式，这些应该就是在packaging模型里才有。

eeicciee · 发表于 2013-11-9 12:40

Dandy_15 发表于 2013-11-9 12:36
7 ]# w( F9 G8 h9 @6 T% @. u( g我觉得最好的方法加载packaging模型，

有人说IBIS模型里的Pin_r,Pin_l,Pin_c已经做了补尝

Dandy_15 · 发表于 2013-11-9 12:36

我觉得最好的方法加载packaging模型，

hanbingchong · 发表于 2013-8-15 19:20

eeicciee 发表于 2013-7-31 13:42 % Y: U9 ^; s/ D* {
那等长还有什么意义？封装基板的误差都很大的

这个一般都在pcb板上调张长来补偿封装内部信号的延迟。

eeicciee · 发表于 2013-7-31 13:42

hanbingchong 发表于 2013-7-31 13:32
& D; B* u# g! q+ ~1 I1 c4 o) k, r后期封装里面的长度是没有办法补偿的！！

那等长还有什么意义？封装基板的误差都很大的

hanbingchong · 发表于 2013-7-31 13:32

后期封装里面的长度是没有办法补偿的！！

hanbingchong · 发表于 2013-7-31 13:26

cpu和ddr封装基板内的走线长度要在调线长的时候就把pin delay给加进去的。

Gionee · 发表于 2013-7-5 10:52

基板内 Package里面的走线吗? 那个怎么补呀?

eeicciee · 发表于 2013-6-13 23:27

coppi27 发表于 2013-6-13 13:23 6 R3 s; y: _, i; {! N
可由兩個方面修改:
7 r8 u- g9 h, l: M% |7 `(1) Layout 蛇線修改(layout人員調整). e# w2 V& i: D8 t; a& j7 q) n
(2) Rx增加ODT匹配阻抗(需跑仿真)

这位大侠误会我的意思了。我说是CPU和DDR封装基板内的走线长度补尝。

coppi27 · 发表于 2013-6-13 13:23

可由兩個方面修改:
(1) Layout 蛇線修改(layout人員調整)
(2) Rx增加ODT匹配阻抗(需跑仿真)

eeicciee · 发表于 2013-6-6 16:00

没有一个人回答我呀？

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