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设等长遇到问题

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发表于 2013-1-10 13:35 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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x
8 j' {$ b, |" ?) w0 H# n- K

, I3 Q) [6 b! L! }: p! }- i$ n如上图,FPGA、DDR、排阻( P/ z' K" \' V: |# I9 `

7 L3 v2 C" }+ {DDR在中间
. i) f+ q. V. |) t" ]7 e" D8 _. A
这种情况怎样设等长?
/ ]) l- t1 m) [( J4 E+ U: _; m' v. {! c
目前设了FPGA到排阻的pin pair等长
9 u; y# d3 u& |) B% Z$ Y) g8 X* d8 v7 t6 G' E. q* T2 e8 v
但是这样DDR的那段就没有加进去  R0 E$ [: {; T/ E; o. z5 \5 i( C7 l" ~
: u" c1 }. a; [! q4 L& A
因为是同一个网络,又无法设置Xnet
& E& [# F5 e, t# \0 y
$ X8 D. J1 K8 |6 A+ n9 V5 M6 i0 ~( a请大家指点下,谢谢了
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发表于 2013-1-13 10:23 | 只看该作者
排阻的另一端如果是接 DC 電源 , Xnet 是不可能建立的.: G; t) |# M( X# k1 m. b
你的那個老大真的該抓出來槍斃. 根本不懂電路.3 D1 K/ O- q+ ?4 r
/ ?8 t' p" ^/ m! M7 n& X; ?
7 p9 l! P+ p$ C, w

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发表于 2013-1-11 23:06 | 只看该作者
那你分段等长哦。。先是FPGA到DDR再是ddr到排组哦

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发表于 2013-1-11 19:37 | 只看该作者
suicide915 发表于 2013-1-10 14:24 " d4 |/ S5 M& v- X0 |
俺们老大说要加进去
  j. e# s& B# Y& H& N5 B
上拉不用加进去算等长,上拉只需要控制在大概500mil内就行

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发表于 2013-1-11 17:35 | 只看该作者
在allgero里面只要是芯片到芯片当中有端接 给个模型就会变成x_net

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发表于 2013-1-11 17:01 | 只看该作者
20楼正解

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发表于 2013-1-11 13:34 | 只看该作者
suicide915 发表于 2013-1-11 13:09
7 w( w/ L* c, b谢谢 这个打不开唉
7 m4 D& k- G9 G
看下这个!

allegro 等长设置的一些做法.rar

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模型添加与规则设置.rar

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 楼主| 发表于 2013-1-11 13:14 | 只看该作者
wumeng1217 发表于 2013-1-11 11:33 " w2 g0 J  z$ q: x. w
唉,实在不行你就控制好你的走线方式了,先连到DDR,那样基本没什么误差,你等长控制严格点。7 j/ \$ O4 q9 T$ n: C# Z
按理那样是应 ...
5 B8 G  }8 G; S8 v
( ~: \0 B, Y0 R/ N, Z1 w
拓扑是这样的 要怎样设置?

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 楼主| 发表于 2013-1-11 13:09 | 只看该作者
Csec 发表于 2013-1-11 11:45
& ~2 J$ H8 T: e1 i. d2 J# [7 I/ @https://www.eda365.com/thread-52346-1-1.,希望可以帮到你

0 {, g# A4 W: H谢谢 这个打不开唉

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发表于 2013-1-11 12:05 | 只看该作者
根據看過的LAYOUT GUIDE,$ O2 e' h' A" K
等長是不會包含FBGA到排阻這一段線(只算CPU到DDR的長度),( `$ x6 J- r0 e1 w
不過FBGA到排組那一段線通常會有個限制長度(不能超過多長)。
, l7 t/ Y2 Y; z( p# r7 y  |; \/ E0 b" j& b! q
若真的要算進去的話,可用PIN PAIR的方式處理。
7 Q, V$ b. C5 o2 B" D. n

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发表于 2013-1-11 11:45 | 只看该作者
wumeng1217 发表于 2013-1-11 11:33 : _+ j* @! U+ M$ }* R: r" I/ J
唉,实在不行你就控制好你的走线方式了,先连到DDR,那样基本没什么误差,你等长控制严格点。* I. Z; B8 }$ [  t& V
按理那样是应 ...

( W3 f2 x# u* w5 G# Uhttps://www.eda365.com/thread-52346-1-1.,希望可以帮到你

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发表于 2013-1-11 11:33 | 只看该作者
唉,实在不行你就控制好你的走线方式了,先连到DDR,那样基本没什么误差,你等长控制严格点。) x. D2 a7 |. H: V, }$ M, ~
按理那样是应该能加上Xnet的% m5 \$ T( T6 X; R) l& ]( T0 j2 N
或者你可以用SigXplorer设置拓扑看看

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发表于 2013-1-11 10:56 | 只看该作者
suicide915 发表于 2013-1-11 10:53 $ I) d0 @! t2 ?  a" F9 A& p1 r7 j
排阻没有附模型 $ W9 v# i! t; O+ B" M2 z
老大坚持要算进去

4 j; {% h; @* G, Y7 |; e/ u即使是错误 的,也要听老大的。。不然扣你工资,可能让你以后不爽的。。。自己知道 就行了。。

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 楼主| 发表于 2013-1-11 10:53 | 只看该作者
wumeng1217 发表于 2013-1-11 10:03
6 s& K9 _! v1 _  B6 |你排阻附模型了吧,排阻是上拉,不能附。
2 n, b! n) b& D8 D% E6 G$ k你可以去让你们老大多看看DDR的设计,这个上拉到VTT是不用算在等 ...

4 Z8 E! m! d  Y9 U5 N+ F排阻没有附模型 ) L* R  D* z& p9 V6 g7 J# D0 e
老大坚持要算进去

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发表于 2013-1-11 10:03 | 只看该作者
你排阻附模型了吧,排阻是上拉,不能附。
$ v. `5 |) }* e你可以去让你们老大多看看DDR的设计,这个上拉到VTT是不用算在等长里面的
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