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以16bit DDR3为例
) J7 v6 q+ o, K4 w
: y4 n; ?8 G a7 `* e5 h+ c时钟信号CLK
9 @/ V* ]( p$ u# M P/ K: G1 n时钟信号CLK的长度要求如下:
9 |, Q; j) p. y9 j+ t1、 CLK信号走线长度最长不能超过4inch;4 q; Q$ B) K; S9 B' x
2、 CLK差分对信号走线严格走差分,差分对内部走线的长度差推荐小于5mil,即:|LCLKxP-LCLKxN| < 5mil;
* t* p; L# B- G1 h, ?: }( S3、DDR走线线宽和线间距不能小于4mil。 . u( O+ c% D0 K
$ c+ X+ [/ |: H( L. A$ z数据选通信号线DQS
. A$ ^0 O, ? V' K数据选通信号线DQS的长度要求如下:, n9 N) A* m; S x$ V6 F
1、DQS差分对内部两根信号线严格等长,差分走线长度偏差推荐小于5mil,即:|LDQSxP-LDQSxN| < 5mil;: Y8 @/ G1 z% S8 K! x
2、DQS以CLK时钟走线长度为参照进行走线,其走线长度相对于CLK的走线长度允许的偏差为±250mil,即:LDQSx = LCLKx +/- 250mil。( p+ ]! n8 O- ]
7 F. I+ u# O ]& x2 j3 S5 Y数据信号线DQ[0:31] ( _! S+ D4 V F& z1 A6 }
数据信号线DQ[31:0]的走线长度以DQS作为参考,偏差50mil,具体如下:
3 h9 V. I, z$ P. c5 [7 ?1、DQ[7:0]以DQS0的走线长度为参照进行走线,允许偏差范围为50mi,即:LDQ[7:0] = LDQS0 +/- 50mil;
! \' r* ?7 D: ?; C; ]! }0 k2、DQ[15:8]以DQS1的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[15:8] = LDQS1 +/- 50mil;
( h3 S& a5 [; {% \9 e S0 X3、 DQ[23:16]以DQS2的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[23:16] = LDQS2 +/- 50mil;
* ]! m ]3 B: E) d4、DQ[31:24]以DQS3的走线长度为参照进行走线,允许偏差范围为50mil,即:LDQ[31:24] = LDQS3 +/- 50mil;3 ^, M- V% L( c7 ]) i! w
5、数据走线推荐以GND层为参考平面,在无法满足的情况下,要求同组同层走线。5 G3 g: m2 T2 c, c' a
/ T: d! X! V9 i- S/ i- H$ @
数据掩码信号线DM ) o4 k; G/ S, Q8 |9 z3 J
数据掩码信号线DM的走线长度以DQS为参考,要求如下:5 Y+ N( b' f' h, f
1、DM0以DQS0的走线长度为参照进行走线,允许偏差范围为50mil。 a) w+ E* j9 b' j$ a
2、DM1以DQS1的走线长度为参照进行走线,允许偏差范围为50mil。' u& X/ L( C/ M2 N5 o" l
3、DM2以DQS2的走线长度为参照进行走线,允许偏差范围为50mil。
3 D! J4 o8 T& \" e: J& F4、DM3以DQS3的走线长度为参照进行走线,允许偏差范围为50mil。
7 p/ D& W- j% F
( _, \7 W1 | N D3 a5 w" w e地址信号线ADDR[0:144 P( c: ~! U3 G6 D" a
地址信号线ADDR[0:14]的长度要求如下:3 R @* Q8 I9 R# [* A% ?+ S
1、ADDR[0:14]以CLK时钟走线长度为参照进行走线,允许的差范围为100mil,即:LADDR = LCLK +/- 100mil; 8 n1 s8 q, T [, d
2、地址线采用T型走线,T点到主芯片端管脚的走线,最长不超过2inch;T点到DDR颗粒端管脚的走线,最长不超过1inch。* O: W8 ]% E. R" c0 ]' F1 R
) n* }5 T7 k9 P) f+ l2 r控制信号线" t+ T; ~! d4 `' R0 Y8 Q. ?
控制信号线BA[0:2]、DM、CKE、CSN、WEN、CASN、RASN、ODT的长度要求如下:
+ {1 E1 n) S$ W; Z! q( N4 Q, k+ U1、控制信号线以CLK时钟走线长度为参照进行走线,允许偏差范围为100mil;. M) Z. E1 v; l# t
2、为减小信号反射,建议所有DDR3 SDRAM接口信号走线避免穿越电源地分割区域,保持完整的电源地参考平面,单板PCB设计时传输线阻抗控制在50Ω±10%,DDR3时钟差分线阻抗控制在100Ω±10%。& u0 g+ v+ ]8 P3 N7 J0 Z2 I0 E. \
, M8 o/ P3 J% B7 T
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