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很诡异的问题,一个DRC警告,WARNING [DRC0004]

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发表于 2011-12-9 13:52 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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WARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_W15 Bidirectional Connected to Output Port:  FPGA, PAGE-A1DR FPGA END  (2.50, 5.30) 1 }; t7 F  ~( {% u4 z1 t

9 l  S! v/ ^! V" G7 C请看图# x0 g9 k% {  T# R7 w
' N) g8 ?* r/ m$ v5 K* U  {
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 楼主| 发表于 2011-12-10 21:43 | 只看该作者
我的port确信属性没问题的~~所以说不清楚嘛

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"學會了" 就簡單了.

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发表于 2011-12-10 20:40 | 只看该作者
怎會說不清楚。請看別人的帖子 https://www.eda365.com/thread-9218-1-1.html
) ^. k* Y& t) I2 H+ {1 v) F- G帖子還是放在 [推薦主題] ,非常醒目呢。

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 楼主| 发表于 2011-12-10 17:17 | 只看该作者
解决问题,把PORT 改成off-page 就OK
2 ]: B6 X- [7 |9 L4 p7 `虽然逻辑上说不清楚。。。

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 楼主| 发表于 2011-12-9 14:48 | 只看该作者
仔细看,我试着把那个PIN 没连接到任何网络,都会出现那个警告。。。
+ S1 L0 T" n$ o9 a6 a3 O2 k3 p百思不得其解啊

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"學會了" 就簡單了.

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发表于 2011-12-9 14:43 | 只看该作者
這個很正常啊,例如有些芯片的管腳在手冊上說是 Bidirectional,可是它有很多模式可以選擇,好比說 GPIO INPUT、GPIO OUTPUT、UART TX,這時候你在ORCAD建立元件庫的時候,你可能選擇 Bidirectional ,可是實際上你可能是一個 GPIO INPUT PIN,所以會接某元件的 OUTPUT PIN,所以 ORCAD 會提醒你 Bidirectional Connected to Output Port。
# @7 o) B" |( s* g% h) B1 z- N+ d5 `' k) R5 |+ F5 h1 `! ]* L" i$ S8 p
所以在件元件庫的時候,要慎選 PIN TYPE。另外一個方法是去修改, ERC Matrix 的規則,只怕 98%Bidirectional Connected to Output Port 是沒關係的,其他 2% 是真正有問題,如果沒仔細看,有時候會很淒慘的啦~~~~~~
- p& k1 K( m! ]

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 楼主| 发表于 2011-12-9 13:54 | 只看该作者
--------------------------------------------------
; S; P* C7 ^2 ^' m; DChecking Schematic: FPGA+ J3 r3 z0 Q# N
--------------------------------------------------0 C+ l) N1 T2 t* r1 m9 ]; Y
Checking Electrical Rules ; L" `9 a: K: }; h: h. r( o

! H, Z0 s0 W- h6 `. s6 ^2 NWARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_V21 Bidirectional Connected to Output Port:  FPGA, PAGE-A1DR FPGA END  (4.90, 2.20)
! d' y6 k" N+ t+ w3 N& aWARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_AA19 Bidirectional Connected to Output Port:  FPGA, PAGE-A1DR FPGA END  (5.00, 4.80)
8 y$ e0 p( L4 d# n( n7 a' Y( @WARNING [DRC0004]   Possible pin type conflictWARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_W15 Bidirectional Connected to Output Port:  FPGA, PAGE-A1DR FPGA END  (2.50, 5.30)  U1,IO_VB7N0_Y14 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (2.50, 5.50)
( B$ I- D  m9 ]- YWARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_V20 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 2.10) % {9 ~; J. _7 g
WARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_V22 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 2.30) ) g$ m! d& B4 u7 W7 T2 c& d
WARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_W22 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 2.70)
' H$ K0 K( E) ]6 sWARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_W16 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (2.50, 5.40)
6 d. C' n' u7 {8 m( tWARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_AB18 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (5.00, 5.60)
1 Z. B7 [8 \: x8 }WARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_Y17 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (2.50, 5.60)
; D& K$ C" @! n5 _WARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_Y21 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 3.10)
3 R% i9 Z4 Z( }WARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_Y22 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 3.20) " j8 f1 P5 m4 e% @# ~' e2 M
WARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_AA18 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (5.00, 4.70)
; {- v' B. T# X7 l; cWARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_W21 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 2.60)
. E" |' o, }1 cWARNING [DRC0004]   Possible pin type conflict U1,IO_VB7N0_AB19 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (5.00, 5.70)
7 @1 |- _) ^  ?3 B. B2 SWARNING [DRC0004]   Possible pin type conflict U1,IO_VB6N1_R17 Bidirectional Connected to Output Port:  FPGA, PAGE-A1:DDR FPGA END  (4.90, 1.70)
# D' Y  A/ D9 t6 c1 }
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