|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
本帖最后由 penny190 于 2011-5-31 10:40 编辑 ( A1 m. U6 L& ]# v$ v
; L& c8 A; o, p# ADear 各位大大，想請問Allegro 有隱藏這方面的設定嗎？隱藏Board file的Netlist 與 Clines (TOP & BOTTOM)$ @* I: V- P7 r, C, |2 h+ q6 c
# H) `2 l z0 {& z5 c% h0 N2 C
, a+ z! @& F+ W
5 I1 ~0 d; M: F& a
! S& l6 b9 b. r最近拿到一張Board File ，打開Board Top and Bottom的Etch都被隱藏看不見，內層的Shape跟走線都可以顯示，而在Display/Status裡面，所顯示的Unrouted 0/0，而且，去查詢Componet PIN點 都是顯示UNSPEC，當初懷疑是不是只載入零件，而沒有載入連線關係。
" i z. c) r9 [但是對方表示，Board File有完整的連線關係，是完整的Board，在allegro 可以設定隱藏資料，而且確定Cadence原廠可以解決，
3 b3 [) D2 @7 @所以，所請問各位大大知不知道這個功能？
: \, M- B1 c; f7 D6 `& f$ f! P+ a" n* G! U. F% u) S8 h8 f
據說在15.X就可以設定了
2 S* j5 H: M% {4 L2 x' x {. d' i; H; p4 p
謝謝4 M; ^, e1 l8 x. v0 ^
+ |5 r _9 J% M' l7 n
把檔案發給大家看看& X# O. n% w- p, ~ m
0 R+ C% `+ S, Z! w/ |0 ?
h7 ^' U" {- u# z* b: I+ x1 H |
|
[复制链接]
/1 
发表于 2011-5-31 10:30
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！
据我了解是没有这个功能的。那个Board肯定不是完整的，DRC:5XXX，net: 0
楼主
但對方肯定Board有完整的資料，他說嗯！應該說不是隱藏，而是將板中的Netlist & 表層的走線作了特殊處理，原廠可以解開這個”秘密”，如果有管道也可以Cadence原廠來幫您恢復，所以才想問各位大大知不知道allegro是否有這項功能