求助capture原理图导入allegro PCB Editor

kgdyniusr

求助capture原理图导入allegro PCB Editor
    刚刚学习allegro，请问网表导入allegro PCB Editor时要怎么设置？导入网表之前要做些什么准备？
在原理图中我把原件的PCB footprint都填上了，跟allegro里面的封装名一致。其实令我很疑惑的是，仅仅
是在导入网表前设置了网表的路径，却没有具体选择是哪个网络表，加入我的指定路径里有很多个网表，那
1 n( L- y- v# ?, f+ ?岂不是很乱，所以我把原理图的名字和PCB 都取同样的名字，而且存放的路径都一样。但是都不能导入，我怀疑是allegro里要设置封装的路径，请大家指教，谢谢
下面是导入错误提示
& l1 b/ e7 m3 ]8 N' pCadence Design Systems, Inc. netrev 15.7 Wed Oct 27 14:42:35 2010
2 H7 t: M  O: ^+ r* B(C) Copyright 2002 Cadence Design Systems, Inc.
  A$ ^0 \5 I( f- q------ Directives ------
RIPUP_ETCH FALSE;
7 o4 O! U2 v# F) f2 i! P9 cRIPUP_SYMBOLS ALWAYS;
) O) x4 r  i& n, G2 wMISSING SYMBOL AS ERROR FALSE;
. D1 z% W# d  e! m5 NSCHEMATIC_DIRECTORY 'E:/Cadence/work/pad';
* e: c0 h% A- [8 gBOARD_DIRECTORY '';
OLD_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
NEW_BOARD_NAME 'E:/Cadence/work/pad/MYDSIGNE.brd';
CmdLine: netrev -$ -5 -i E:/Cadence/work/pad -y 1 E:/Cadence/work/pad/#Taaaaaa03360.tmp
7 l4 T6 y4 S$ B1 I0 n/ s------ Preparing to read pst files ------
+ U7 p' u" Y' j5 Y
# d& F5 g& r( R" \( H  E#1   ERROR(24) File not found
     Packager files not found
#2   ERROR(102) Run stopped because errors were detected
netrev run on Oct 27 14:42:35 2010
   COMPILE 'logic'
   CHECK_PIN_NAMES OFF
6 {) a4 B; i" Q6 f( `   CROSS_REFERENCE OFF
+ H5 {8 x4 J/ v2 b1 ]7 |   FEEDBACK OFF
   INCREMENTAL OFF
   INTERFACE_TYPE PHYSICAL
   MAX_ERRORS 500
   MERGE_MINIMUM 5
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
   NET_NAME_LENGTH 24
   OVERSIGHTS ON
) h/ ^1 c2 N9 q! N   REPLACE_CHECK OFF
$ d/ d0 X9 g" q& t- |1 v& q/ k   SINGLE_NODE_NETS ON
   SPLIT_MINIMUM 0
   SUPPRESS   20
% ?- {: F& V, R2 h4 s6 F   WARNINGS ON
! c8 c5 K; ^8 W; l, F* [/ \" V  2 errors detected
No oversight detected
No warning detected
+ ]2 W3 o" [1 \7 k. P7 ~& L- [2 x7 ycpu time      0:00:04
elapsed time  0:00:00
. z# D3 p6 v0 `/ k5 @
4 q5 L. t9 r' v6 o

jccj_wan

导入的问题还有点不明白...主要是没自己做过完整的流程

freemanz

其实可以在capture生成网络表，自动连接到PCB

freemanz

英文已经提示你，封装没找到