谁能看一下这个端接该怎么匹配？

cuizehan

$ C% S& c( W  V( p

这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
- e! H, p2 C8 [* o9 R$ B7 R按这个图仿真，频率为400MHz，结果如下
: l8 x4 h: i) A( B# _. K
) C* N3 w/ |& O/ M可见信号质量还是蛮好的。
如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，

FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？
) |' P. G6 b' e9 |+ J

numbdemon

R12的电阻值调小一些，试试看60欧姆，最好扫描一下

cuizehan

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! E% c) T! Q' m  j7 Y
电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。

, y  ~7 Y0 U: q$ Z6 w- u5 M. g我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，
从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？
: j7 L; N$ Q# u" P$ s- i4 l& n$ F, I
另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。
% z8 s7 b' T- @8 e- b

numbdemon

U26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。
+ C$ P7 y5 I0 l* D& F你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。
还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。

扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。

numbdemon

还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么
( I( }- r) A0 b4 l6 q

cuizehan

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$ B  u' q5 f) ]5 s  b7 {- `8 M7 y
高见！

, _7 x  f* z; R这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。
1 U0 d# V- V) P8 ^2 O5 Y
T型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。

我直接把U26和U24点对点连起来，发现信号还是那样。

" \9 _* {. v* H3 M$ ?' _/ z+ p$ G+ ?2 c看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。
3 h( `3 k7 ]6 N0 ?" H$ Z( i我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
6 v0 U$ \9 u5 b& j1 q- a; c

numbdemon

如果可以的话传两个IBIS上来，有时间帮你分析一下

cuizehan

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* ~4 b8 i. F$ l  W4 Q7 W当然可以，多谢！

/ F+ ~% n5 Y, R这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择
$ `! B; K; |& u0 b4 @! I
通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。
我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。
3 N9 H1 r$ v! B& M  lFPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。

numbdemon

FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。

cuizehan

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多谢啊！
我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？

numbdemon

单负载应该没问题。
; J0 L2 q) Q$ R目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯

cuizehan

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单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？
如果只提供给DRAM的话，信号很好。
如果只提供给FPGA的话，结果还是不好，有两个欠冲。

numbdemon

不会吧，点对点直接连在FPGA上的话，信号还可以的啊

cuizehan

& k9 F2 a, L5 T7 Q
: T; i0 D( {  I$ @% w回复 numbdemon 的帖子
打开FPGA的DCI

& A" ^' Q; ^) j/ `- v  j
: V6 n0 Y8 K/ d) c7 i! s

串接15ohm电阻
; S1 i3 _4 C9 z6 |' H  L
" j0 O: O9 w7 x" O6 g! @

不开DCI，60ohm端接，串接15ohm
3 R5 j9 p3 I1 [( _5 e

' Z8 b/ w, N9 y" R
上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。

( j9 C" v$ V; L. x" ~不知道你说的点对点连起来信号还可以是指哪一种？
; w1 k# k7 @1 h" ~1 v& m! \

liqiangln

主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。
可以参考一下菊花链的基本概念。