pads2007 logic中可不可以对两个原理图进行比较?(已解决）

soul24k · 发表于 2009-7-21 10:06

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本帖最后由 soul24k 于 2009-7-21 20:48 编辑

请问logic中可不可以对两个原理图进行比较，然后把不同点罗列出来(如：不同的网络；不同的元件；不同的part...)。

better_guo · 发表于 2011-9-6 16:07

可以生成网表，用UE-32比较

郭庆pcb · 发表于 2011-7-7 15:40

回复 soul24k 的帖子

你好！
我现在也想用你说的这个方法去比较两个原理图，看看有啥改动,请问你怎么做
我也用那个比较了不过比较完哪不同怎么看呀？谢谢了！

风风点点 · 发表于 2009-7-21 17:06

TOOLS---Compare/Eco... 可以进行比较。

soul24k · 发表于 2009-7-21 13:08

本帖最后由 soul24k 于 2009-7-21 13:12 编辑

这个。。。这个，有点不明白
. y/ s+ G: n* [" k天冰天降发表于 2009-7-21 11:40

我是意思是这样的：因为有时会对一张原理图的修改点要进行记录，所以想通过这种方法来确定自己所改的是否正确,有时候修改点比较多的话我觉得这样应该蛮有用的。

图1

图2
以上就会有一个网络连接不同,然后用软件的比较功能查出这种不同点。
protel是有这种功能，但不知道logic是否有这种功能?

天冰天降 · 发表于 2009-7-21 11:40

这个。。。这个，有点不明白

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