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I2C总线控制器的VHDL设计及实现

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发表于 2009-4-22 22:55 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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x
entity I2C_CTRL is
* w9 `0 R# f* h  W" u port(( a$ ^8 o, M( G2 `) |$ h4 Y
--
系统信号$ a5 ?# S3 }2 N# O
nReset: in STD_LOGIC;--
系统复位信号端, ]- u6 Q! w/ }3 q) j) e
CLK: in STD_LOGIC; -- FPGA
内部系统时钟端$ v1 ^; h  p( o) ]8 n
--
控制信号1 y. ^: I  f, l3 j" t8 Q
ADRS: in STD_LOGIC_ VECTOR(4 downto 2); --
地址线,3(832位地址)6 O% ^" i/ k' r  I. I# y2 R
Din: in STD_LOGIC_ VECTOR(7 downto 0); --
数据输入线,8+ g4 N' e- G6 w
Dout: out STD_LOGIC_ VECTOR(7 downto 0); --
数据输出线,8& w3 \( r$ E) I5 M. n  q
nCS: in STD_LOGIC; --
片选使能端3 B* l$ L+ T( [* K
nWR: in STD_LOGIC; --
写使能端# g' ]1 E" i6 G0 `2 J9 R) Z) }
-- I2C
总线信号
0 j. {% H7 d7 z: N# B SDA: inout STD_LOGIC; --
串行数据输入输出端,输出有三态
+ c" T6 Z. ?  \. Y SCL: out STD_LOGIC --
时钟输出端,三态输出6 F: N9 R3 Z1 n, z  M
);
7 h  K! c& Q8 e/ T' F- S; `: @  cend I2C_CTRL;" U' \+ t& y- _- q: H3 P
- A7 _$ \$ M  _" a+ e
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发表于 2009-4-24 11:44 | 只看该作者
SCL: out STD_LOGIC 所以这个I2C只能是master的形式吧?
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