FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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& e5 I; e& `7 L  {# e1. 第一次, 阅读SI 报告, 有如下几个问题.
    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
    b. 图片2中, 所示的时间261ps 是指什么时间.
3 ~/ z1 e9 o: h. k6 `8 M4 Q    c. 为何图片3中的worst case 不是261, 而是324 ps?
2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
2 D: F  ~( H, ?5 u$ N5 ^
) A, J; n/ j$ I3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
    a. 是走线长度有问题吗? 长了, 还是短了?
, _7 `& ?# S! v# ^4 g! V    b. 可是, 我查看长度表格, 却是正常的范围.
( U! u+ z  L" T! P) y6 o    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.
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以上,谢谢!
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