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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑 " [# ]4 e' K. j
9 v. R& C: r+ |4 ~5 ?% n▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。
4 {, I2 i$ X+ }, k) p/ Z2 U1 i6 k9 m+ p4 [ L! S/ Q m# ]
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Common Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。 . P* f! d6 _) r% X6 \
分析模型管理器
. k9 o7 J! V/ X: CAMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
/ z0 L9 Z: x1 ^$ L$ U/ }+ R. Z [/ H- Z0 n" \# O, @) E: W
新的Tcl命令, G9 z0 D1 Y* [$ K5 U! ~
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 " R# `9 z6 H9 ^$ V) o/ d* ]
转换器增强 本节介绍如下转换器增强功能。 9 q9 ?' ]; _6 i5 i& B
通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). : U @" B% u2 i( e$ G3 f+ H
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
! K" V1 ?' _9 T) S4 q8 [; L4 @PowerTree PowerTree在该版本中进行了以下更新。
# E" ~& [% x/ o8 u" }, L" E0 J- K
2 a7 M1 J0 ]' w% N基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。, J8 a0 W q& t
7 a5 p% h- z% Y/ }' Y4 K
$ l- \% K9 U+ a7 o" e* b1 S
从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
0 k1 x* b% q% J3 z- B7 U& L8 d 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 7 u: e1 X- v6 T0 ~- Z, a& i
支持器件级别连通器件和VRM/Sink属性; T/ n& E: o1 P* s
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
- n! S( x- s j) V0 j% `2 n' d& E
4 Z0 B# i' x0 u. [3 b* j k
有相同模型的不同器件可能有：2 _7 a* N- E8 c6 B, n. _4 Z
不同连通信息 不同属性（如VRM电压、sink电流） / Q' Z# G4 k4 l1 s# F
6 L+ E+ U- e0 m- {( H4 k8 [4 C6 J. d
PowerTree的导入/导出设置和选项+ P6 u: _6 {8 X) n+ R2 g
该版本中，PowerTree中新增了以下新选项：4 ?' D, y3 Y9 x1 L4 K$ {
- 起始器件的导入和导出选项（.csv文件）; D- ]" |- _* p
+ @: Y& k4 @8 `3 n在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。" T0 l0 m R$ f; X/ N5 [, q
5 _6 g6 k. Q% z F( d
. T5 w* P. z; L s0 L
2 D ^ P1 q- G$ Z% R
注意：运行仿真需要OptimizePI的license。 $ Z8 y3 [$ l( H3 K+ Y
PowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
9 n; x. v4 p2 R* F* F7 b5 {( X9 p
q) k% a' p& A0 D. g* s+ f& x) c
8 Q8 G. o: e8 m3 \
PowerTree的TCL支持
0 v1 Q3 a$ @+ `' X& m; m2 l 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。3 R2 H$ ^3 ]# u
9 O) I. ^4 C- g9 ]1 q b4 U$ ^生成HTML报告
7 W8 p$ D1 f r+ Y6 t) Q3 j5 U 从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。. ~6 E+ |' S, F' f0 }3 H
: g; Q4 \7 P. R/ j" z
% P) F! z# J* w
. x( e2 N0 U% a$ Z 0 V2 g8 T8 l% {8 _" u; k1 K
其它的可用性改进
* t9 k! a1 I7 A# C9 }8 | 在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：. L2 T& v. }5 Q: e
折叠分支的符号更大
. a6 b# I2 n5 C$ W
- |6 L4 b& m7 `' M$ _
5 |4 _. k! p& r ` 3 U: Z! E3 N! u8 ^' m! F
7 w4 R6 o9 i# o) w" I9 v. m( K# c5 C# ~. Y; {3 ]! q; g, V
对去耦电容块的数据提示改进
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2 i8 g2 i9 a# ?& z
+ R2 M1 {, E2 c0 I+ v 走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。 2 D* Z5 K! F. }' u7 N& u
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。1 H& w6 K8 \2 _3 ^# a3 h) M( y: o
' V% B8 k \6 j
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
6 ~$ U7 e1 n* _2 e/ [
- s, \) X- L4 C9 Z7 O) C 随着走线宽度的变化，layout中会显示阻抗变化。 8 e) R2 m! S7 z6 K& z7 }
基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。
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7 D4 E1 k+ X, X+ n. c4 Y7 r6 R
. A, J0 P! C2 Z4 T" T6 t) Z
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" z% B( h+ i9 V9 K0 R, T4 Y欢迎您的评论！
您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。
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发表于 2018-4-9 10:03
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