关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n) 0 q, }$ i" v7 x& [3 [% ]                if(!Rst_n)begin " P8 z$ ^% L" s" |' Y5 |' o                        复位语句; 9 \; C( {( D8 W, X                end                 else begin : c( L; q8 V5 U" t; }- b                        语句0； , F  e6 W: _) k4 C5 n: V* R: ]! H5 C                end 然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ 0 C9 P% C/ k5 K  D+ [1 R % m. Q& C+ e0 u- u- Balways@(posedge Sysclk or negedge Rst_n or posedge 条件1)                 if(!Rst_n)begin ( ?( z  m0 x) E# A8 l) R                        复位语句; ! f0 Q5 g2 I$ n; v8 {/ X5 f' R                end                 else if(条件1) begin                         语句0；                 end   V/ e; t3 ]" y6 f, U0 X+ Z是不是Verilog中，不支持2个 posedge？ 如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。