关于Verilog中always块敏感信号的疑问与讨论

Haiting32451

现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)                 if(!Rst_n)begin & b2 [1 j+ }1 C) F                        复位语句; , u8 O- @5 }" J: h                end " S3 f9 k/ U( @( K8 m: O9 d& @1 ]                else begin                         语句0；                 end ! @4 u' z( w. O& u# |# _4 j然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？ . e' p- V; ?' \ ! \) V3 x9 e9 Z6 p+ Ealways@(posedge Sysclk or negedge Rst_n or posedge 条件1) , k, r3 y) L; C! Y. x5 J5 v9 U5 B                if(!Rst_n)begin - U9 @; b( A3 Z4 s* q& T& q                        复位语句; 2 L* b/ ]5 I/ \9 h                end 3 `$ d5 t$ ^! J- t3 f% x- j' C                else if(条件1) begin                         语句0； # h3 z/ }2 C5 U1 E( Z                end * A% d3 [. ~$ c# Z! B* [ 1 {$ x+ w6 Z$ x" \" {' q$ W 是不是Verilog中，不支持2个 posedge？ 9 f  V3 E! z* D$ Z; `9 a( |6 S如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

laurence

虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。