SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z
  j* G  m6 l  K3 k0 W5 J6 {& t
我这我用到的一个器件仿真模型
但是为何数据线在读的时候是高阻态？
+ b8 ^6 [6 F$ _1 H& \) F
在我的tb文件里面
- \% |6 v, w! p$ U) T  [  lwire     [15:0] io_Sdram_DQ;
* v& f# Y# T+ }6 Y4 \我看器件模型里面有存储单位的设置
为何写如何的数据读出不对
* i2 m9 i4 L4 o5 y) ?, @
    parameter addr_bits =      12;
% h& r: n' `# o/ C$ L    parameter data_bits =      16;
! z7 l. O5 V. k, y0 T: m- y0 }    parameter col_bits  =       8;
    parameter mem_sizes = 1048575;
    inout     [data_bits - 1 : 0] Dq;
    input     [addr_bits - 1 : 0] Addr;
5 a& A9 D& w- m9 ?    input                 [1 : 0] Ba;
    input                         Clk;
% }8 m% ^( @7 K+ n7 e# p3 k    input                         Cke;
. R+ g' T( O& O( b    input                         Cs_n;
5 m: B! `' q/ q2 @0 C; X    input                         Ras_n;
/ z9 U$ G. Y: y5 u6 O    input                         Cas_n;
! g0 s) r( Y  u2 Z/ a* l6 p    input                         We_n;
    input                 [1 : 0] Dqm;
    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
1 o. b! w. C( L    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
0 X- f! N4 G6 L( H4 M    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
0 Z/ V( v3 w: D5 w! a........

feihu612

能交流一下吗？告我你的联系方式吗
; Y& E3 k7 l7 d* y% s7 B

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
! `2 w- F/ Q* i+ S  w: C# R2 W见下面的记录
列地址最大255
1 o; }, h* d- N2 k2 r

.....
4 E. w! ~- c- |: _9 N6 USDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
5 B3 N$ k$ }9 A5 J; cSDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
5 c4 H5 X/ p4 O; c5 ISDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
: M2 [8 d: e: [* }8 B' U8 q+ fSDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
6 S- h0 B) R, [- c9 Q2 h5 }SDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
8 i* s) [& }; q8 z5 h" r; [3 `; LSDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
4 a2 g9 N+ j, c# p6 b: c" z& d) y# ASDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

zengeronline

inout类型的tb文件要这样搞
0 p+ s! g7 \7 V  |9 T0 m' O8 ywire[7:0] io_Sdram_DQ_wire;
reg[7:0] io_Sdram_DQ_reg;
& a1 [1 C) S9 v6 dassign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
! T* e, O+ t; v1 L这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的