SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

mengzhuhao

SDRAM控制问题请教：为何用的器件模型读数据的时候是高阻Z

; i9 |4 }4 A2 p8 K我这我用到的一个器件仿真模型
$ f: G7 \+ H5 O4 z# X7 \0 t但是为何数据线在读的时候是高阻态？

在我的tb文件里面
wire     [15:0] io_Sdram_DQ;
& `9 I1 F  {" b: ?$ X+ |9 v5 n/ n我看器件模型里面有存储单位的设置
: Q& |9 M" E! g为何写如何的数据读出不对

    parameter addr_bits =      12;
: B( W/ Z( n7 q2 z; m0 [    parameter data_bits =      16;
    parameter col_bits  =       8;
    parameter mem_sizes = 1048575;
: U2 S# q! l& q) M; ?; f% n    inout     [data_bits - 1 : 0] Dq;
) x2 v% S( }, F    input     [addr_bits - 1 : 0] Addr;
    input                 [1 : 0] Ba;
    input                         Clk;
    input                         Cke;
    input                         Cs_n;
    input                         Ras_n;
    input                         Cas_n;
    input                         We_n;
1 h. }* z9 Q! q/ ~  s    input                 [1 : 0] Dqm;
    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
8 {- K4 m; ^& K8 ~! K; N7 y    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
+ l( y# n* N) a, z; ~8 p    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
........

feihu612

能交流一下吗？告我你的联系方式吗

mengzhuhao

发现在仿真出来的波形在写与读的开始位置出有点不对劲见附图 那位用过类似器件模型仿真的说说可能的缘故

mengzhuhao

为何在写的过程 列地址的第一位在最后给写成zzzz了？
见下面的记录
, b; j; W+ M/ |  t$ O8 t列地址最大255
. X3 O! d# A: l# l

/ ?9 F, S4 z2 \, B, r.....
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215250.0 ns WRITE: Bank = 0 Row =    0, Col = 250, Data = 5959
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215270.0 ns WRITE: Bank = 0 Row =    0, Col = 251, Data = 6868
  o0 z0 i! p7 L# z! [SDRAM_TEST_tb.mt48lc4m16a2 : at time  215290.0 ns WRITE: Bank = 0 Row =    0, Col = 252, Data = 7777
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215310.0 ns WRITE: Bank = 0 Row =    0, Col = 253, Data = 8686
SDRAM_TEST_tb.mt48lc4m16a2 : at time  215330.0 ns WRITE: Bank = 0 Row =    0, Col = 254, Data = 9595
3 U9 y( {7 K9 TSDRAM_TEST_tb.mt48lc4m16a2 : at time  215350.0 ns WRITE: Bank = 0 Row =    0, Col = 255, Data = 3434
9 v) u+ L% b) FSDRAM_TEST_tb.mt48lc4m16a2 : at time  215370.0 ns WRITE: Bank = 0 Row =    0, Col =   0, Data = zzzz
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220915.0 ns READ : Bank = 0 Row =    0, Col =   0, Data = zzzz
. d- F1 O; P$ Y5 R) PSDRAM_TEST_tb.mt48lc4m16a2 : at time  220935.0 ns READ : Bank = 0 Row =    0, Col =   1, Data = 8282
: m6 f& Z7 s# b; GSDRAM_TEST_tb.mt48lc4m16a2 : at time  220955.0 ns READ : Bank = 0 Row =    0, Col =   2, Data = 9191
2 k  q) p4 k8 }. D: W  ^8 ]: eSDRAM_TEST_tb.mt48lc4m16a2 : at time  220975.0 ns READ : Bank = 0 Row =    0, Col =   3, Data = 3030
SDRAM_TEST_tb.mt48lc4m16a2 : at time  220995.0 ns READ : Bank = 0 Row =    0, Col =   4, Data = 4f4f
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221015.0 ns READ : Bank = 0 Row =    0, Col =   5, Data = 5e5e
SDRAM_TEST_tb.mt48lc4m16a2 : at time  221035.0 ns READ : Bank = 0 Row =    0, Col =   6, Data = 6d6d

zengeronline

inout类型的tb文件要这样搞
1 e- y9 r# n" y) }/ ywire[7:0] io_Sdram_DQ_wire;
reg[7:0] io_Sdram_DQ_reg;
; A: L5 D3 }) \* ?* E+ Q- `3 _- Yassign io_Sdram_DQ_wire = (~We_n) ? io_Sdram_DQ_reg : 1'bz;
这样的话在We有效时Dq_wire上是要写入的数据, 在读信号有效时,Dq_wire由读出的数据驱动
这个是方法,我也是在网上找到后按这个方法仿真双向端口的HDL文件的