DDR的的CLK需要比控制Address/Command、Control 长多少？

fengyu6117

RK2918__DDR3的注意事项里有下面这句话：
, x' k6 P" ^' U) d) Z, a1 y# `据实测分析，CLK 需要做200ps 左右的附加延时才能与Address/Command、Control 时序对齐。所以，要求PCBLayout 时CLK 差分对应比Address/Command 、Control 长
1000mils~1200mils。
CLK需要比[size=14.0000009536743px]Address/Command、Control长多少？也有很多资料中并没有提[size=14.0000009536743px]CLK需要比[size=14.0000009536743px]Address/Command、Control长的要求，大家一般怎么做？
5 d2 j. Q: c; k
, _0 ?1 Z% o8 S( z- m; w8 X/ ?

herry9231

先按芯片要求做，没的话，建议线走短点

superlish

fengyu6117 发表于 2017-5-4 09:51
有些芯片没写这个要求怎么弄，之前有做过没有加长的要求。

% C1 z; }' P+ Y0 c9 u, t0 P你都做过了，那就按你做的来啊
% a% \$ n4 p5 n: N一般就等长

fengyu6117

0 S& x( ^$ ~3 z有些芯片没写这个要求怎么弄，之前有做过没有加长的要求。

爱不单行1887

按照协议来

pcb_alan

按照芯片的datasheet来，不同芯片要求不同

roczhou

对应的芯片layout设计要求有约束规则，照着来就是，算时间不一定准，芯片内部还有封装延时

superlish

芯片有设计要求最好按照要求来