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0 p9 O! I9 u2 e/ u6 V. |闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 0 A) [" M* b Z9 Z6 V2 y" D
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
* ^4 v& h) N% y$ r( X 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
6 t$ Z/ M3 w; n! K; f7 K4 o# ^3 ILatch up 的定义 􀂃 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路4 |9 I4 ^/ b* v- J+ m% O1 E Z0 Z2 V
􀂃 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流+ }' ]$ M" g9 z
􀂃 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
( N9 y8 R+ E4 e􀂃 Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析 ![]() & g" Q5 u; {2 }- o' k$ G/ O
% ^1 D/ ^0 x7 ` Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
/ o+ d5 v* q1 S% f$ a4 t: ?( K9 Q 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外
9 N8 w( ?( T4 ]0 Z部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间0 M- \3 L) v3 Z) l& ~. h! E
形成低抗通路，Latch up由此而产生。 产生Latch up 的具体原因 • 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。. X4 [2 x' u. K) k) S6 s- r
• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。% t' U# S5 W9 _
• ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
, m5 U" l0 l6 I/ v, l• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
' Q" h+ {9 [) s7 u# [$ G$ ^• Well 侧面漏电流过大。 防止Latch up 的方法 • 在基体（substrate)上改变金属的掺杂，降低BJT的增益; u1 L8 [* [2 @% |5 ~
• 避免source和drain的正向偏压. [1 | D% H- M; U1 A h
• 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路: L2 V8 c) f$ }# K% J
• 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
! M! u1 \8 N* y# l, }: I• Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。+ t. u% A% z3 W, y! F% F
• 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能4 @" L' k6 q5 m. X
• 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。+ l4 {/ I8 U' I
• I/O处尽量不使用pmos(nwell) : x7 B. m m2 R$ o$ c
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发表于 2017-3-23 10:00
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淚奔，一棒子打回解放前。。。。。+ u2 j$ [* G0 f. ?
狗哥,貼的是沒有辦法，狗糧才是大家的口味。~~~~~~~~~
发表于 2017-3-29 20:29
楼主
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