温补晶振 削峰正弦波输出怎么转换？

hao2012

请教熟悉晶振的大侠，在选 一种温补晶振FPGA 用，但是看到大部分输出格式都是削峰正弦波的，CMOS 的很少而且几乎都没货，想请都如果是削峰输出的要怎样才能转为FPGA可以直接用的？50M 左右的频率，谢谢~

超級狗

hao2012 发表于 2017-3-4 15:50
狗大，看了那个TI的clk buffer CDC3RL02，里面没有明确说两路输出没有相位差啊？这种结构的buffer都是同 ...

5 `8 J2 n7 X) X3 D& u5 I9 z6 R9 S是喔～你一開始也只問「温补晶振 削峰正弦波输出怎么转换」。

' e0 v# |5 g) ^' f. W, Z( r

無相位差只是供應商宣傳的手法啦！通常低於 ns 級以下（ps 級）的相位差，就會被宣稱為無相位差。

8 n- v2 P$ g. }" s3 A我不知道樓主想做什麼應用，乾脆給你幾本寶典自已選好了！
( e3 k; G2 _/ I/ E& O1 U5 a

$ f7 N* _! A* S* j: P4 s' J

& B* \# H5 }8 B* M7 U
5 ?$ C. y$ ~! E! L. T

超級狗

hao2012 发表于 2017-3-1 09:13
谢谢版主回答这么仔细。狗大还有一个问题：这些用反相器的电路不知道能不能引入误差啊？晶振本来稳定度很 ...

9 N2 q4 v: q# A" }* K4 s7 MCMOS 邏輯閘引入 Phase Noise 和 Jitter 應該是在所難免，用方案四吧！
2 }$ f8 d' ?( g- X/ t: t* Z
' u- J: Y( k* g至少他們有保障雞皮噎死（GPS）的應用無虞，這是 2.5ppm 以下的精準度。


+ g# B9 p- g; R

hao2012

超級狗 发表于 2017-2-28 11:34
0 r, C2 i, m7 v! u& }方法四︰
) D. I# `; n. s% f8 e' ]' t有一種叫 Clock Buffer 的哀西，這種哀西很多，Cypress 和 SiliconLabs 好像也有。

狗大，看了那个TI的clk buffer CDC3RL02，里面没有明确说两路输出没有相位差啊？这种结构的buffer都是同相位的吗？
3 z  C, `  a8 {. G9 ~1 c8 l( x

理工YZ

版主牛逼啊！

soswelcome

谢谢

clp783

此乃神人，鉴定完毕。

hao2012

超級狗 发表于 2017-3-4 17:24
Timing Solution Comparison

谢谢版主，您的回答太有帮助了
- C- Q" K7 P" R+ A/ o( e: A1 f0 T/ P

超級狗

Timing Solution Comparison
; C+ X- o/ a: L8 \3 o7 t

超級狗

SiliconLabs Timing Solution Selection Guide

超級狗

SiliconLabs White Paper - Choosing the Optimal Internal or External Clocking Solution for FPGA-Based Designs

KERYHE

好东西，谢谢，学习了

超級狗

IDT Ultra Low Jitter Single-Ended Clock Buffer
( d/ B) k3 f: x! q
, J. M; x1 a$ p/ ]+ I看起來也不錯！

* Y. ?! f: S: A: Q8 v

超級狗

Isotemp TCXO for Xilinx Stratum III

超級狗

SEIKO/EPSON TCXO for Xilinx Stratum III

7 d( p) q7 e% z6 m+ `