AC耦合电容组装结构的优化

mosman

. I3 G9 L9 ~* p; t5 ]6 |: {+ rAC耦合电容组装结构的优化
) ]6 b6 A$ G2 p! E6 X& R2 V在高速串行链路中，为了让工作在不同电压下的发送器和接收器能够连接(也许是为了不影响各自buffer模拟电路部分的静态工作点)，需要在通路中加入隔直电容，但是隔直电容自身和焊接电容的焊盘会给通路带来阻抗的不连续性。这在设计中都需要仔细考虑，也需要考虑电容是放在发送端还是接收端的问题

* w2 G" |* e6 f7 N. k7 M9 ^一个典型的通路作为实例来研究这个问题
* [  ]2 h" W" p( D/ _" ]- P5 G
" x- d+ D+ t; I$ a) k
其中电容的模型是C=100nF,ESR=1mOhm,ESL=100mn
, E/ i# x! q) ~+ |" ]4 i( T
: _/ @8 J, ]* ], D" `- V

9 U! W! Z2 C5 K5 A# `6 U9 g4 I当信号传到AC电容处，由于焊盘的面积和电容两端的引脚比较大，这个地方的寄生电容必然很大，最终在TDR图上对应地显示出阻抗偏小。为了让阻抗连续，减少寄生电容，可以在电容的下方将参考平面掏空，如下图
% g2 v: P( g6 I7 {  U


将修改前后的电容结构分别做3D电磁场仿真：
/ }; l+ @( D  y. O$ n* x一、回损
9 o0 F9 D6 v' E( u9 }1)没有掏空
: l# f% l$ U2 N4 M4 t
3 H4 |: e. w6 r8 D( n  U7 W0 T* A

2)掏空



- @1 w) }, N" {0 V9 a掏空之后，无论是S11还是S22，都要比原来的改善很多，回波损耗在-30dB以下，这在实际的通路中的响降到最低。从S22>S11可以看出靠近电容的端口回损要大，如果要降低反射，可以将电容放在离发送端远一点的距离上。

1 r  \$ d2 a5 j) y6 A  W: q二、插损
1)没有掏空
# @; o1 m( g: N4 D) V' F* D

5 W; @6 H7 [  k! p4 U- @. e8 F6 G2)掏空


电容造成阻抗的不连续带给插损的影响很小。
* q3 v! v3 s% k* m$ v3 z6 s
# t5 P% [2 [  H; q# D. ]5 o- ^三、TDR
用前面3D电磁场仿真得到的S参数对这两种电路做TDR分析：
1)没有掏空
1 A0 A# L8 W# {0 z% @
! y' x# o$ N' G4 N8 N7 i7 ~5 ?! R! A! J
. i* ^3 Q  y& u% |9 L; `* w# l2)掏空
6 v" D; L: b$ J. R
( X, \7 S/ L. C- V# ~. u, q
0 f# p% E: r/ D% o- A& P1 C. y可以看到未掏空之前阻抗的不连续点很明显，掏空之后的阻抗十分连续，几乎看不到任何的不连续了
, O7 F4 d3 N0 N# T2 U类似的掏空处理方法还有很多地方可以用到，如大的QFN焊盘下方， DDR4内存条金手指 的信号参考平面。
$ D9 |# y" M& y9 \掏空区域的大小要根据软件仿真得到，不能一概而论。


* w- j0 l2 D/ n


6 o1 z8 a6 A1 c) j1 b9 B' }

garfieldboys

好文章。大神，掏空区域的大小你是如何优化的，可以分享一下吗？

tanghao113

楼主好文

若华110

garfieldboys 发表于 2016-3-9 17:03
好文章。大神，掏空区域的大小你是如何优化的，可以分享一下吗？

此问题值得继续对比 仿真
! U! [) n. E' ~, M& Z" A+ a

hanbingchong

不错，好文章， 学习了。

中臣

好文章，頂一個！

梦醉人生

很好的分享，学习了
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