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[仿真讨论] DDR3 跑1600M 差分CLK有最短走线长度要求吗?如最短600mil

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发表于 2015-10-28 17:20 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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发表于 2015-10-31 18:54 | 只看该作者
Head4psi 发表于 2015-10-31 08:21
2 i# `  {7 m- |為什麼 "传输线太短会引起信号的来回反射 "  呢?你確定你這樣的想法正確嗎?
6 `" ]) n4 K. Y5 N4 S ...
5 L5 ~  d( a3 @1 w
由于连接器处阻抗必然不连续,那么信号会在CPU与连接器处来回反射,如果线长太短,从连接器反射回来的信号没有损耗掉,继续从CPU端反射到连接器端,这样就会形成二次反射,但是线长够长的话,信号从连接器端反射到CPU的路径上被损耗掉了,那么就不会再形成二次反射。
  H& e4 y5 q. S7 I& R之前可能没有讲得太清楚。
8 X" k* h* H0 g, J9 n9 v6 Z; J

点评

其实线长小于五分之一信号上升沿时,反射会淹没在下一次信号上,反而看不到反射了。而且二次反射或者说振铃只要有一端匹配了就不存在了。所以其实你所说的线长损耗的情况是不存在的,插损是损耗不掉反射的。  发表于 2015-11-1 18:05

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发表于 2015-10-31 08:21 | 只看该作者
Coziness_yang 发表于 2015-10-30 20:59
( U0 A5 m  W0 H5 r  V我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。

  y  ?, f0 m" F為什麼 "传输线太短会引起信号的来回反射 "  呢?你確定你這樣的想法正確嗎?
6 Y4 P6 E5 q9 I# }
7 F' Q+ @' w8 c+ ~6 H

( H* r* ~9 r+ ~" h會反射是因為阻抗不匹配,而不是互連線的長短。
4 T" u7 z- s- q4 Q短的互連線反而比較不會有信號完整性問題,樓主的短走線設計
5 ^; ^, W3 y: a0 p; E# m若會出問題則是時序方面的問題,不是传输线反射的問題。6 \! l1 n" s. j+ F9 l2 w( H: M* |) C

5 p# k; P  A' M1 ^. C
  b6 @( S3 D) {4 p' W8 S/ ~

- l: v* u: F& a
5 c" E2 F+ d7 t5 X  U& C  Y7 F
7 p& Z/ s  a! s( K1 s% t4 {

点评

由于连接器处阻抗必然不连续,那么信号会在CPU与连接器处来回反射,如果线长太短,从连接器反射回来的信号没有损耗掉,继续从CPU端反射到连接器端,这样就会形成二次反射,但是线长够长的话,信号从连接器端反射到CP  详情 回复 发表于 2015-10-31 18:54

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发表于 2015-10-30 20:59 | 只看该作者
qingshanke 发表于 2015-10-28 20:28
( e. m& L8 \0 k0 T6 C现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是60 ...
; W' Q9 t1 _' F
我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。

点评

為什麼 "传输线太短会引起信号的来回反射 " [/backcolor]呢?[/backcolor]你確定你這樣的想法正確嗎? 會反射是因為阻抗不匹配,而不是互連線的長短。 短的互連線反而比較不會有信號完整性問題,樓主的短走線  详情 回复 发表于 2015-10-31 08:21

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 楼主| 发表于 2015-10-29 12:17 | 只看该作者
cousins 发表于 2015-10-29 10:06
) G( B# c8 r! I0 M满足线长要求就可以。
0 c) x9 W( C9 L* f# c5 Q那么clk你只要满足design guide 的要求就没有问题。
, T0 E$ Q5 c/ q& x: n, G% {说句题外话:即使你不满足de ...
0 ~# e. H8 v2 [2 ?; Q  a6 I2 S* A
保险起见,还是绕到600mil以上吧。。。
5 _& z& O" r# `$ U: N

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发表于 2015-10-29 10:06 | 只看该作者
qingshanke 发表于 2015-10-29 10:00+ d) n5 j  Y: \% X! m9 L
这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok

% q2 \9 w( v; E% Q满足线长要求就可以。2 c) y+ ?1 I6 c
那么clk你只要满足design guide 的要求就没有问题。' P7 y2 `) d, q8 \" X* h* _. R8 t
说句题外话:即使你不满足design guide的线长,只要做了仿真,确定时序裕量没问题,就不用担心。
5 |- u  e5 r. o& X至于ddr3的反射,振铃,单颗DDR,有合适的odt不会有很大的问题+ n9 q0 u$ m( v0 a$ K

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保险起见,还是绕到600mil以上吧。。。  详情 回复 发表于 2015-10-29 12:17
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 楼主| 发表于 2015-10-29 10:00 | 只看该作者
cousins 发表于 2015-10-29 09:12
7 m* K# C' t/ s$ {* ^, t1 q有最短要求。根据controller和ddr共同决定。
, G1 P5 g/ u, d  `你要满足时序要求,太短了对其他走线设计有很大难度,如,dqs ...

' e0 K4 i2 ]. b% ^8 S/ f这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok
: `& f, I/ G) o" E7 L. e

点评

满足线长要求就可以。 那么clk你只要满足design guide 的要求就没有问题。 说句题外话:即使你不满足design guide的线长,只要做了仿真,确定时序裕量没问题,就不用担心。 至于ddr3的反射,振铃,单颗DDR,有合适  详情 回复 发表于 2015-10-29 10:06

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发表于 2015-10-29 09:12 | 只看该作者
有最短要求。根据controller和ddr共同决定。
6 @3 p7 @' C/ x" |7 n& r你要满足时序要求,太短了对其他走线设计有很大难度,如,dqs,dq,addr,cke,csb难以做到合理的长度差,特别是两颗以上走菊花链的addr。( t! N; V' q) i2 N* w
同时你还要考虑散热以及电容摆放的位置,所以600mil以上会是一个不错的选择。这个600mil不包括pin delay。

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这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok  详情 回复 发表于 2015-10-29 10:00
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 楼主| 发表于 2015-10-28 20:28 | 只看该作者
Coziness_yang 发表于 2015-10-28 19:51
# d1 k# b+ s1 e高速信号的传输线都有最短走线问题,因为传输线太短,阻抗不连续,会在这段不连续上来回反射,这样信号质量 ...
9 _+ w% G# T# g7 V3 U
现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是600-1400mil+ I: a1 Z7 O) E, |

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我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。  详情 回复 发表于 2015-10-30 20:59

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发表于 2015-10-28 19:51 | 只看该作者
高速信号的传输线都有最短走线问题,因为传输线太短,阻抗不连续,会在这段不连续上来回反射,这样信号质量会比较差,线长大于500mil以上,反射回来的信号会在这段线上损耗掉,不会来回反射。

点评

现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是600-1400mil  详情 回复 发表于 2015-10-28 20:28

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发表于 2015-10-28 17:42 | 只看该作者
可能會有問題,但不是必然,與 DQS 有關係,也與 DDR3 Controller 有關。
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