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[仿真讨论] DDR3 跑1600M 差分CLK有最短走线长度要求吗?如最短600mil

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发表于 2015-10-28 17:20 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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如题1 Y! R; K& _2 U9 A; T$ o3 ]
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发表于 2015-10-31 18:54 | 只看该作者
Head4psi 发表于 2015-10-31 08:21
2 s' W2 T. a" N" i為什麼 "传输线太短会引起信号的来回反射 "  呢?你確定你這樣的想法正確嗎?
* u. m# W# k1 i9 J8 `/ ^2 b ...

0 W; V8 }8 [. L/ w5 b4 I由于连接器处阻抗必然不连续,那么信号会在CPU与连接器处来回反射,如果线长太短,从连接器反射回来的信号没有损耗掉,继续从CPU端反射到连接器端,这样就会形成二次反射,但是线长够长的话,信号从连接器端反射到CPU的路径上被损耗掉了,那么就不会再形成二次反射。6 U( x4 v, X/ N5 S6 M: J8 C' R
之前可能没有讲得太清楚。
6 A  {) B% W; B2 o+ A  }/ r

点评

其实线长小于五分之一信号上升沿时,反射会淹没在下一次信号上,反而看不到反射了。而且二次反射或者说振铃只要有一端匹配了就不存在了。所以其实你所说的线长损耗的情况是不存在的,插损是损耗不掉反射的。  发表于 2015-11-1 18:05

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发表于 2015-10-31 08:21 | 只看该作者
Coziness_yang 发表于 2015-10-30 20:59
  [0 U& P! v7 F我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。

# _5 q! M. A: E為什麼 "传输线太短会引起信号的来回反射 "  呢?你確定你這樣的想法正確嗎?
2 G- k" \7 O$ d: J2 b0 }% G! i; J2 Y1 i8 y' G; d

+ Y5 M+ ~0 a" D5 \* v* q, I7 t會反射是因為阻抗不匹配,而不是互連線的長短。
- N' v4 {( I; u/ V短的互連線反而比較不會有信號完整性問題,樓主的短走線設計
+ G/ ~% }/ d: p$ q' Q. h2 }若會出問題則是時序方面的問題,不是传输线反射的問題。+ F) I! e+ `& p6 l" J* r
5 c! v* A+ H$ V& z/ q
+ v1 F+ M. H8 M: N( [7 r! m
8 C0 T& R% _2 \) _; Y& k& ^. c

# V$ E! Y3 M1 Q0 A+ P5 [. N  Z( S% ]% d) ^* R1 T

点评

由于连接器处阻抗必然不连续,那么信号会在CPU与连接器处来回反射,如果线长太短,从连接器反射回来的信号没有损耗掉,继续从CPU端反射到连接器端,这样就会形成二次反射,但是线长够长的话,信号从连接器端反射到CP  详情 回复 发表于 2015-10-31 18:54

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发表于 2015-10-30 20:59 | 只看该作者
qingshanke 发表于 2015-10-28 20:28
2 d& P8 j  L; X9 y7 J- H* G现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是60 ...
/ Z, o' J/ e% ~# L) U. L& x; S
我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。

点评

為什麼 "传输线太短会引起信号的来回反射 " [/backcolor]呢?[/backcolor]你確定你這樣的想法正確嗎? 會反射是因為阻抗不匹配,而不是互連線的長短。 短的互連線反而比較不會有信號完整性問題,樓主的短走線  详情 回复 发表于 2015-10-31 08:21

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 楼主| 发表于 2015-10-29 12:17 | 只看该作者
cousins 发表于 2015-10-29 10:06
3 G9 C5 n! W0 v  G6 {  P满足线长要求就可以。
* R$ u, g3 W* J那么clk你只要满足design guide 的要求就没有问题。
; M$ t2 f7 F! U4 r1 d/ b说句题外话:即使你不满足de ...
: V: g: W( @  I* F2 h
保险起见,还是绕到600mil以上吧。。。# f5 M# O! L% c. K2 {7 G! ~

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发表于 2015-10-29 10:06 | 只看该作者
qingshanke 发表于 2015-10-29 10:00* J, e. g1 {$ c8 M
这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok
' @/ B+ Z/ B5 R" D* B; Y
满足线长要求就可以。
/ z; `; ^' v& W% w6 Z那么clk你只要满足design guide 的要求就没有问题。
1 |( M; x" \: ]& O9 `说句题外话:即使你不满足design guide的线长,只要做了仿真,确定时序裕量没问题,就不用担心。
( K$ I2 s, m6 b7 ?1 S. e; s% a至于ddr3的反射,振铃,单颗DDR,有合适的odt不会有很大的问题% W/ X. G& K9 Y

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保险起见,还是绕到600mil以上吧。。。  详情 回复 发表于 2015-10-29 12:17
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 楼主| 发表于 2015-10-29 10:00 | 只看该作者
cousins 发表于 2015-10-29 09:12
+ c: m6 O9 ]  D8 E" Z2 A! H有最短要求。根据controller和ddr共同决定。& [3 ^, T3 J) u9 H  R# G. F/ Q
你要满足时序要求,太短了对其他走线设计有很大难度,如,dqs ...

1 d8 R) Z* d8 P& K, H  {这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok
  q# P. \2 C: I* G7 Y9 \

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满足线长要求就可以。 那么clk你只要满足design guide 的要求就没有问题。 说句题外话:即使你不满足design guide的线长,只要做了仿真,确定时序裕量没问题,就不用担心。 至于ddr3的反射,振铃,单颗DDR,有合适  详情 回复 发表于 2015-10-29 10:06

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发表于 2015-10-29 09:12 | 只看该作者
有最短要求。根据controller和ddr共同决定。
* J- M9 ~% ]# b. d3 ^你要满足时序要求,太短了对其他走线设计有很大难度,如,dqs,dq,addr,cke,csb难以做到合理的长度差,特别是两颗以上走菊花链的addr。
3 N9 b! |+ J, i$ y. @) O同时你还要考虑散热以及电容摆放的位置,所以600mil以上会是一个不错的选择。这个600mil不包括pin delay。

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这个是单片的ddr,所以线长是满足要求的,电容散热评估了下应该也ok  详情 回复 发表于 2015-10-29 10:00
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 楼主| 发表于 2015-10-28 20:28 | 只看该作者
Coziness_yang 发表于 2015-10-28 19:51
( a. W1 l" W3 l, a+ o1 P# g1 i高速信号的传输线都有最短走线问题,因为传输线太短,阻抗不连续,会在这段不连续上来回反射,这样信号质量 ...
& K) @1 q% D" d6 s
现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是600-1400mil
( t2 Z, t# ~7 D' g( P. i# i2 R

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我所说的500mil是从信号的角度来分析,因为传输线太短会引起信号的来回反射。  详情 回复 发表于 2015-10-30 20:59

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发表于 2015-10-28 19:51 | 只看该作者
高速信号的传输线都有最短走线问题,因为传输线太短,阻抗不连续,会在这段不连续上来回反射,这样信号质量会比较差,线长大于500mil以上,反射回来的信号会在这段线上损耗掉,不会来回反射。

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现在是走线CLK只有420mil的样子,但包括pin delay的话有600mil以上,不知道这样符不符合要求。手册上是600-1400mil  详情 回复 发表于 2015-10-28 20:28

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发表于 2015-10-28 17:42 | 只看该作者
可能會有問題,但不是必然,與 DQS 有關係,也與 DDR3 Controller 有關。
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