DDR2/3设计疑问

None_feiyu

最近在学习DDR2/3的设计，遇到了些疑问，还希望热心的网友帮忙回答：
, [! z3 I9 H+ B- Q- M4 p5 ]" o1、fly_by拓扑结构中，地址时钟命令等走线需要上拉端接电阻改善信号完整性
6 q0 c  h/ a7 p( R2 x* C/ M     疑问是：地址命令等端接电阻上拉到VTT=0.75V，然后时钟CLK通过电阻电容耦合到VCC_1V5？
) P9 l5 t# F  D1 C) Z                   为什么这两种端接上拉电压会不一样？

/ t7 x/ h; ^, }1 j: l2、假设在实际应用中我只有一个DDR2/3，那么意味着是不是可以可以直接点到点的拓扑就好，不需要端接上拉电阻了？
; K& O- T/ H4 \6 Z, ]% x& T
以上。
6 @/ B, x8 g/ {7 }( ?! F( f0 }

deutgao

wangshilei 发表于 2015-10-13 16:54
我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

也就是地址/控制/命令信号会加末端匹配。数据的使用ODT
. \% S( D3 o, @( P! _4 P; |

None_feiyu

wangshilei 发表于 2015-10-13 16:54
我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

+ p! g4 r4 o  A& ~谢谢 wangshilei。
问一下你的DDR2的是采用星型拓扑吗？通常一般是有几个DDR2。

wangshilei

我做的有端接电阻的全是在DDR2 上，  在DDR3上一般无排组。  启用ODT功能

None_feiyu

菩提老树 发表于 2015-10-13 13:16
4 p3 M% B2 l  H5 X/ f: P可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

3 L/ q9 @9 N/ @3 |谢谢。
我觉得还是要学会仿真才行，只有得到量化的数据了就不会担心这个担心那个了。

None_feiyu

阿斯兰 发表于 2015-10-13 13:42
+ K+ e% [5 V6 ], n这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
) s) i" a$ k8 M/ v8 b上拉电压不一样， ...

8 R4 i, _$ x* V- Z# J0 k谢谢 阿斯兰。好的，我去看看有没有类似的I/O端口等效电路，看看是否能够找到合理的解释。谢谢！

None_feiyu

flywinder 发表于 2015-10-13 14:36
- O" ~) R4 b8 L0 s按照参考设计来做不会有问题

, |$ s* _1 c' n* _0 X' B7 |$ D谢谢flywinder。
1 W* `+ Z( [; d目前手头上面没有参考设计，如果有，也不会想这么些问题了。
% h3 k3 b; q; {! M2 y

flywinder

按照参考设计来做不会有问题

阿斯兰

8 I3 f6 F- `, D" `0 g3 }这种情况得看你的DDR手册和给的参考设计，不同厂家的DDR会有不同要求，总体原理是一样的
上拉电压不一样，看下端口的定义，会有解释的
; G) w) h- _! l1 t单个器件也是需要上拉的

菩提老树

可以。但是要看看是否满足你的信号完整性，比如电气特性、时序。

None_feiyu

菩提老树 发表于 2015-10-13 12:44
是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要 ...

谢谢菩提老树。也就是可以理解为假设具体设计为ARM+DDR2（单颗），那么对于地址命令等在设计时采用点对点拓扑就好，可以这样吗？如果不可以需要从芯片手册中确认哪些信息才可以这样做呢？

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菩提老树

是否需要端接要看你的具体设计，如果是点对点的，很多时候是不需要端接的。对于上拉到0.75V，这个问题主要是由于你的总线和芯片设计的原因。