关于DDR设计的一些疑问

田园青山

各位看官：
      近日闲来无事，又做了一下三星S3C6410的设计，在DDR部分的硬件开发指南中有下面这么一段话：
: w  B+ T/ l- P数据信号包括DQ，DQM，DQS信号，共分了四个组。
5 q) o, \1 _4 j( Y9 }同一小组的信号的长度匹配必须在1.5mm（约60mil）以内，并且尽量在一个信号层内走线，如果同一组的信号在不同的信号层内走线，必须进行PCB的层的阻抗匹配。

数据信号	MASK信号	CLOCK
DQ[7:0]	DQM0	DQS0
DQ[15:8]	DQM1	DQS1
DQ[16:23]	DQM2	DQS2
DQ[24:32]	DQM3	DQS3

! a$ y" X+ X6 u# U2 t8 j因为是新手，所以产生了一些疑问：
" H' E/ C& v0 P& q' l0 O1、按照上面的说法，我是不是可以理解：只要满足 “同组信号同层走线” 和 “等长控制60mil” 这两个条件，那么我就可以不做阻抗控制？
2、DDR的阻抗通常我们可以看到两种：单线 50 Ohm  和  差分 100 Ohm。但是因为6410的pin间距只有0.5mm，即使封装中pad的值只做到0.2mm，那么出线宽度最大基本上也只能做到4mil而已，再加上板厚控制在1.2mm以内，这样一来，很难控制上诉阻抗。那么：
/ e0 W$ v: K2 z2 SA、对于实在无法满足单线 50 Ohm  和  差分 100 Ohm的地方，阻抗是否可以做调整，比如调整到单线 60 Ohm  和  差分 120 Ohm？
B、阻抗值是通过什么确定的？

' c7 w& q/ G2 H% P' Z+ |跪求解惑！！！
+ S' v5 ~8 P) H

jxcrleo

+ `1 g/ r- p* c% U  X8 Q6 L学习了。

cn_kingback

学习了。

田园青山

不再专业 发表于 2015-4-17 09:20
4 Z! z+ L) v* |5 x不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法 ...

5 e; {  y; b( b/ n8 H3 T谢谢指导

田园青山

jimmy 发表于 2015-4-16 17:23
/ I! H0 G9 U3 }: b6 c- O0 F+ A) k! R1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
- }: I4 z* j( t0 n6 ^6 K% d
- [1 y3 a. S1 j1 a* K( {* A. \2, A 可以。

谢谢大师解惑，明白了

田园青山

flywinder 发表于 2015-4-16 18:11
楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

% s5 ]% q* J8 Y& J8 m; h) G这样一说俺就明白了，谢谢

不再专业

不管同不同层都要控制阻抗。BGA出线的位置如果线宽达不到要求可以很短部分进行不匹配（物理工艺限制没办法的事）

flywinder

楼主理解有误，走线不同层的时候，要做层的阻抗匹配，而非线的阻抗

jimmy

1，必须控制阻抗。同时要同组同层走线，等长误差控制60mil
; _; J1 p1 Q( s6 F8 k+ h
+ Q' L4 k) n3 M+ N+ K9 E6 p. E2, A 可以。
$ v4 W2 u# t+ Y/ Z0 i9 X1 I
0 ^% d- N7 C* {7 A2 \9 aB,影响阻抗有以下因素：线宽，板厚，铜厚，表面工艺，介电系数等。