allegro 16.6 导入网表,PSM/PAD/DRA文件齐全，仍然提示一下错误

fangxiaoyan

3 q3 G9 |0 z/ V* X% \
如题，allegro  16.6 导入网表出错，调用别人的封装，错误信息如图1.
$ s+ A8 g6 H- T+ B
  提示封装的引脚缺失，共有10个元件的封装

2 d( w& G" A6 k' |打开其中一个DRA文件，发现缺少引脚，如图2所示

7 J( t& n( j6 q! n, P# S8 J- x
这个封装文件在别人的电脑上可用，不缺引脚，而且PSM/PAD/DRA文件齐全，为啥调用过来出现这种错误？
6 C8 D! S! C& r' Z$ Z# p

4 n8 [) K( z3 \# [, r请问除了重画封装，补上引脚，有没有其他方法？

fangxiaoyan

dzkcool 发表于 2015-4-17 09:26
  i7 q: M# u/ i- N7 i0 X- Tdra文件里面要有焊盘才行。
你从别人的板子上导出封装之前，把封装库路径(尤其是PadPath)设置到板子所在目 ...

& e* u* k" n' O5 S/ _  K导出封装成功，可以看到FPC_10_0_5M  正常 ，图1.

回看原理图这个元件，图2，图1和图2引脚一致，
# Z5 C8 ~5 d* W8 a* g( s- a
6 g1 b6 G- v  d; I5 a) k
' D) Y1 P4 s6 x: q& d, x3 L: R. d但导入网表时提示[size=14.3999996185303px]FPC_10_0_5M[size=14.3999996185303px] 缺少引脚，图3
3 [$ Q% K8 b( K/ y1 j! j- z[size=14.3999996185303px]

$ ?( ?3 |2 K. [' ^  g4 j[size=14.3999996185303px]
6 U# e" k/ u4 s( T" J8 n
* {, \/ ]  `% A, ~8 C/ ~- z( m[size=14.3999996185303px]编辑原理图的这个元件，并没有看'UART'脚。

3 L. F; N+ u; h1 r1 Z/ `
封装重画，原理图这个元件重画，仍然有这个错误。
' i" p5 f5 h) ?2 S7 ]  V4 N
6 O1 E* o; T. K
  W6 V! C* n) \7 B0 x5 a# g求教！
0 _, k$ n. r8 Y: |8 I% y

fangxiaoyan

dzkcool 发表于 2015-4-21 13:05
3 b1 b* Q9 S! A+ `4 m5 S8 P我没做任何改动，只是导入了一下网表，没发现什么问题。

) T1 O/ W. |5 C4 D我这边生成网表无错，导入的时候提示上述ERROR 。以OTHER的方式导入，ERROR中涉及的3个PART不能放置到板框内，其他的元件可以放置。
- x1 C' E! ?( U; M* M4 h; b
跟生产网表/导入网表的设置有关么？
" F* Y& |% p# _7 l$ o

dzkcool

fangxiaoyan 发表于 2015-4-22 09:43
现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了 ...

4 [% D# G7 x$ {% ?" g' `估计跟1、2有关。
' g* B& R+ j$ E; W4 z实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主
- ?; f2 h+ `. y7 y/ Y5 K  _* N

dzkcool

fangxiaoyan 发表于 2015-4-22 13:45
恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。

玩笑而已，别当真
+ Q( l7 e# k1 A4 a

fangxiaoyan

dzkcool 发表于 2015-4-22 10:37
+ S% o5 o4 G+ U+ D: }估计跟1、2有关。
实在看不下去了，大哥，你才是楼主，不要老是称呼我是楼主

恩，学习了。“楼主”是女子。刚毕业，做项目管理。不懂的很多，别见怪哈。
; {! s- x/ x0 h$ h: m% g" R# G- P+ r6 Q( R

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
这是我从原理图导出的第一方网表

现在是不是可以一个个排除   1.生成网表时的选项有关  2电脑的环境。pads 与allegro 可以共存啊。奇怪了。

fangxiaoyan

dzkcool 发表于 2015-4-22 09:08
$ }1 E( J" P( ?  H% k这是我从原理图导出的第一方网表

使用楼主的网表文件，正确导入。

dzkcool

fangxiaoyan 发表于 2015-4-21 20:15
楼主把网表发过来下，以第一方的方式导入看有没有变化

5 x2 k1 g' Y0 t- D/ `, e2 k这是我从原理图导出的第一方网表
* O; y# a$ l+ f: p8 }
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fangxiaoyan

dzkcool 发表于 2015-4-21 19:53
太诡异了，我出的网表中根本就没有你截图的这个device信息。

# o  }, P, m8 U( g楼主把网表发过来下，以第一方的方式导入看有没有变化

dzkcool

fangxiaoyan 发表于 2015-4-21 19:21
- T0 @2 [7 B% l* y1 c  s导入的选项如图1，
3 Y9 M% k" L8 g5 Z
导入报错如图2，

太诡异了，我出的网表中根本就没有你截图的这个device信息。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:17
先从你的原理图中导出网表，再用我的brd导入网表。

1 y. d$ d4 R; H楼主，以第三方的方式导入你的PCB，OK.

fangxiaoyan

dzkcool 发表于 2015-4-21 19:08
你在我导入的PCB上再重新导入一下网表呢？

导入的选项如图1，
/ R- D. _0 g' @* k, L5 ^( f& b
导入报错如图2，

dzkcool

fangxiaoyan 发表于 2015-4-21 19:15
" B: \0 B$ T$ g0 G需要先导出网表，再重新导入网表？

% i# r0 T  A) S/ b9 n( s先从你的原理图中导出网表，再用我的brd导入网表。

fangxiaoyan

dzkcool 发表于 2015-4-21 19:08
, o) t$ \4 _$ z% V# y3 @9 F  L你在我导入的PCB上再重新导入一下网表呢？

- A/ m* i& @: b5 f需要先导出网表，再重新导入网表？

dzkcool

fangxiaoyan 发表于 2015-4-21 19:06
9 z# @# b; C7 T( K8 [% S6 f$ v那找不出问题的原因了。

3 Y& y6 l$ O$ |- Y" U$ e3 C你在我导入的PCB上再重新导入一下网表呢？
# U! o; x5 n- _0 }, j( B5 ^8 W! B

fangxiaoyan

dzkcool 发表于 2015-4-21 17:53
. v4 D- V4 D7 F/ I我直接用第一方导入，没任何问题。

; f$ B* H+ C/ s# L+ N4 q那找不出问题的原因了。