求PCIe3.0 插损和回损的参考标准

shirley_zong · 发表于 2014-11-20 16:46

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如题：求PCIe3.0 插损和回损的参考标准
哪位大师可以给参考资料

Coziness_yang · 发表于 2015-11-7 22:10

Quantum_ 发表于 2015-11-3 15:02
- ]# c- ^; g1 r9 Z我公司的某PCBA 发到 I....公司做测试。
/ w( @* q0 Y% N( V7 I p4 T他们反馈的信息是. 6 B: `$ ~3 m' H) C+ L; Z4 ]
--Find a problem during return loss tes ...

1. 为何， I....公司单独做一个 return loss test? 他们用的是什么方法？什么设备？
Return Loss用VNA（矢量网络分析仪）就可以测量，测量RL可以反映通道阻抗不连续的程度。

2. 有点迷糊了，难道眼图的模版里，不包涵Return lost 的参数吗？换句话说， return loss faill, 我的眼图还可以很完美？感觉怪怪的！！！
RL测量时通道的频域测量，而眼图是时域测量。不是说RL不过眼图就一定会很差，RL不过只能说明通道存在不连续问题，导致信号在某些频点上的反射比较大，能量不能很好的从发送端传输到接收端，而眼图是时域测量结果，这个结果不仅仅包括频域上的RL，也跟频域的IL和编码以及热噪声等很多因素相关，并且眼图还可有均衡等方式。所以说不是简单的认为眼图完美，其他的结果就一定都是Pass的。

Quantum_ · 发表于 2015-11-3 15:02

Coziness_yang 发表于 2015-11-1 10:32
, y! A4 F3 L$ v a" k建议进行仿真。因为EYE关掉的原因不全部是loss造成的，有些可能是Jitter过大，而EQ对Jitter的补偿能力有 ...

我公司的某PCBA 发到 I....公司做测试。
他们反馈的信息是.
--Find a problem during return loss test on T..3 connectors.
此项目，在我公司内部，有做完整的眼图测试（不只是仿真)。而且眼图报告，挺好的。
我的问题是：
1. 为何， I....公司单独做一个 return loss test? 他们用的是什么方法？什么设备？
2. 有点迷糊了，难道眼图的模版里，不包涵Return lost 的参数吗？换句话说， return loss faill, 我的眼图还可以很完美？感觉怪怪的！！！

Coziness_yang · 发表于 2015-11-1 10:32

964008794 发表于 2015-10-31 23:36
( ~; ?0 g0 l% @& |# h/ y; N- E那还有必要做PCIE通道的无源仿真吗？如果做的话，应该以什么为参考？

建议进行仿真。因为EYE关掉的原因不全部是loss造成的，有些可能是Jitter过大，而EQ对Jitter的补偿能力有限，所以建议进行仿真，了解通道的特性，便于我们分析。还有就是需要知道通道的loss情况来调整EQ的参数。

964008794 · 发表于 2015-10-31 23:36

Coziness_yang 发表于 2014-12-5 23:03+ j7 M# c' q; W/ {
因为PCIE3.0里面有EQ，EQ的能力有强弱之分，有些Host或者Receiver的EQ能力比较强，那么留给物理通道的裕 ...

那还有必要做PCIE通道的无源仿真吗？如果做的话，应该以什么为参考？

shirley_zong · 发表于 2014-12-18 10:15

Coziness_yang 发表于 2014-12-5 23:031 T( r% d$ m2 Y" m. i8 \. ^
因为PCIE3.0里面有EQ，EQ的能力有强弱之分，有些Host或者Receiver的EQ能力比较强，那么留给物理通道的裕 ...

我知道PDG中呀长度，但是我们的设计师OOG的，所以添加retimer，想带retimer仿真，现在还无从下手，所以想看看频域上面的情况

Coziness_yang · 发表于 2014-12-5 23:03

shirley_zong 发表于 2014-11-26 15:084 o6 ]2 C- @0 A2 C0 y9 A* S
虽然每个接收端可接受的level不一样，是不是都会满足PCIe协议呢，在协议上能找到眼图的标准，但是找不到 ...

因为PCIE3.0里面有EQ，EQ的能力有强弱之分，有些Host或者Receiver的EQ能力比较强，那么留给物理通道的裕量就会比较大，如果EQ能力比较弱，那么对PCB的设计就要求比较高。在Intel的PDG里面，从Host到Receiver的Total length，你可以根据这个去设计你的物理通道。PCIE的specification只有Gen1有对IL进行规定，Gen2和Gen3都不对IL做规定，所以各位在设计物理通道时需要根据EQ能力做相应的调整。