|
|
这个我深有体会，也谈谈我的看法吧，有不妥之处，请高手教正。
0 T% }! ^* U! u% B: k. @7 s' [5 j6 @* O
最近刚好需要改别人的一个板子，到我手上的资料有原理图和PCB文件。; U) P( d" c2 T4 U) o3 r
! k1 `1 d9 u& V0 \8 a5 M按照我之前用Allegro+Orcad的经验，改好原理图后，我是肯定是要生成网表，再导入PCB。
# L7 H; t6 t# ^ ]: l$ t% O" s3 ^( @9 `
要想成功生成网表并导入PCB，首先是要设置好logic和layout的库。
4 P) b& N! E! n8 P+ E. L) ?
; @2 r% S# W' r' @4 U+ v* ~但是我没有库文件，所以就从原理图导出part和CAE Decal，从PCB导出PCB Decal，组成一个完整的库。& S9 G1 A L8 Y
7 M2 f5 r' p% u# p之后设置好原理图和PCB的库。修改好原理图后，就生成网表，导入PCB。后来发现完全不行！！9 a4 S7 S8 Q+ O, F! J; B( R
- s/ [6 w" F) h- L R/ M生成网表报一堆错，导入PCB又报一堆错，根本不能用啊！！( F g) Y7 S* c
! @0 j1 z' N" K d l# {. ^
折腾半天也不行，后来同事指点用ECO，直接在原理图改，直接ECO到PCB，不管什么库了，就行了，好用的很啊。 q4 Q6 `! z( n: _% d
1 X0 `4 U- m" D M# z, R$ }
后来反省，应该是导出库的时候已经是有很多问题了，只是没有报出来而已；
, X9 Y/ T2 h/ |- g* D% E
& W. U/ S( m1 X$ ] {* U但反过来想，这个也是PADS的库搞得太垃圾导致的。什么PART、CAE Decal等等繁琐概念，而且很多人做库不规范，如此种种，才有今日结果。% X, ~4 m6 v7 j) g6 ?0 e
& Z+ ]' Y4 \" Y. F) z/ k总结一下：凡是改别人的图，都用ECO；若有新元件，就单独搞个库来放新元件，之后还是用ECO。ECO可以最大程度保持原图的东西，而生成网表就会丢失很多东西。- c3 P$ j @* G+ m! B, k
|
|
/1 
发表于 2014-5-28 22:06
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！
楼主
