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差分线等长问题

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sara83724

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发表于 2012-7-26 18:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我现在有一块板子，差分线等长时遇到了点问题：芯片端有pin delay, 到接口端也有pin delay，中间有去耦电容，layout时按分段等长布线，未管控总等长，我的问题是这样做行不行？是不是也要管控总等长？总等长是不是要加上两端的pin delay?; g: D$ X, b, V- b
速度是6G，分段等长要求<5mil，所以若不管总等长，结果会有>20mil情况，这样做板子基本上是不能用了吧？
4 k8 U: `% i7 y+ k. o; a) L6 ]有点着急加担心，高手们指点啊
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vk_yase

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发表于 2012-7-29 15:07 | 只看该作者
你的问题解决了吗

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sara83724

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 楼主| 发表于 2014-7-4 11:01 | 只看该作者
vk_yase 发表于 2012-7-29 15:07
, |9 V$ i; m+ z% x3 K你的问题解决了吗
4 D: c' {% F1 v- d$ M- o9 H9 `
恩, 解决了. 现在做的板子都是分段等长, 也要总等长

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kinglangji

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发表于 2014-7-4 13:04 | 只看该作者
不太懂呢,什么叫接口端,中间的去耦电容是什么意思?

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