关于网表导入的问题

lpfzhx · 发表于 2012-8-10 16:08

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(---------------------------------------------------------------------)
(                                                                   )
( Allegro Netrev Import Logic                                     )
(                                                                   )
( Drawing       : 123.brd                                     )
( Software Version : 16.5P002                                     )
( Date/Time       : Fri Aug 10 16:05:54 2012                   )
(                                                                   )
(---------------------------------------------------------------------)

------ Directives ------

RIPUP_ETCH FALSE;
RIPUP_DELETE_FIRST_SEGMENT FALSE;
RIPUP_RETAIN_BONDWIRE FALSE;
RIPUP_SYMBOLS ALWAYS;
Missing symbol has error FALSE;
SCHEMATIC_DIRECTORY 'G:/candence/unrouted';
BOARD_DIRECTORY '';
OLD_BOARD_NAME 'G:/candence/unrouted/123.brd';
NEW_BOARD_NAME 'G:/candence/unrouted/123.brd';

CmdLine: netrev -$ -i G:/candence/unrouted -y 1 G:/candence/unrouted/#Taaaaaa08836.tmp

------ Preparing to read pst files ------

#1 ERROR(24) File not found
   Packager files not found

#2 ERROR(102) Run stopped because errors were detected

netrev run on Aug 10 16:05:54 2012

COMPILE 'logic'
CHECK_PIN_NAMES OFF
CROSS_REFERENCE OFF
FEEDBACK OFF
INCREMENTAL OFF
INTERFACE_TYPE PHYSICAL
MAX_ERRORS 500
MERGE_MINIMUM 5
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
NET_NAME_LENGTH 24
OVERSIGHTS ON
REPLACE_CHECK OFF
SINGLE_NODE_NETS ON
SPLIT_MINIMUM 0
SUPPRESS 20
WARNINGS ON

  2 errors detected
No oversight detected
No warning detected

cpu time    0:00:19
elapsed time  0:00:00

我的网表导入后出现了现在的问题，路劲什么的都设置了，不知道怎么回事啊，急死了啊，求指点

wzwang2000 · 发表于 2012-8-10 22:25

就是因为pcb封装文件找不到，你仔细检查下吧。

lpfzhx · 发表于 2012-8-13 07:33

wzwang2000 发表于 2012-8-10 22:25
+ e7 n/ ^# C! A" g# m就是因为pcb封装文件找不到，你仔细检查下吧。

你好，封装路劲我已经设置了啊！

ui1 · 发表于 2012-8-13 08:58

本帖最后由 ui1 于 2012-8-13 09:01 编辑

allegro要建立原理图对应的封装,

仔细检查引脚, 仔细检查焊盘,

新建一个.brd文件, 首先要把电路板板框画出来,然后再导入capture的netlist

如果封装已完成,引脚没错, 电路板板框已完成, 路径设置完成,仍出现上面的
1 |! v, o( }* K pERROR(24) File not found3 }+ Packager files not found
" a# e! H/ U1 h. e7 s
* M X4 ^& c4 l那仔细检查焊盘,

lpfzhx · 发表于 2012-8-13 17:11

ui1 发表于 2012-8-13 08:58
3 C% k4 S J0 E$ Q1 {) Dallegro要建立原理图对应的封装,
9 h* `( G; M. l8 T! B( H
0 F/ a8 h5 x4 T7 W) Y. s仔细检查引脚, 仔细检查焊盘,

请问怎么检查啊，还有我的焊盘不显示网表是怎么回事啊

wzwang2000 · 发表于 2012-8-13 17:57

lpfzhx 发表于 2012-8-13 17:11 - X$ Y* J* R; v; @& m9 E# I
请问怎么检查啊，还有我的焊盘不显示网表是怎么回事啊

在find选项中勾上pin、net然后鼠标指到相应的脚就可以看到你实际的pcb封装管脚是什么了。

lpfzhx · 发表于 2012-8-15 08:31

wzwang2000 发表于 2012-8-13 17:57 % h3 I: V' }* y* Z, a" W: W
在find选项中勾上pin、net然后鼠标指到相应的脚就可以看到你实际的pcb封装管脚是什么了。

不能直接在管教什么显示吗

xiang_liling · 发表于 2012-8-15 08:44

肯定是封装的问题，路径的设置要对，而且PAD文件都要放进去

wzwang2000 · 发表于 2012-8-15 11:57

lpfzhx 发表于 2012-8-15 08:31
, L& c' n' r" ]' e$ G不能直接在管教什么显示吗

可以啊，你要它总是显示的话，首先在原理图中生成器件时就要设置为引脚可见，然后在pcb editor中在display---color~~中去勾上器件显示就行了。

lpfzhx · 发表于 2012-8-15 15:51

wzwang2000 发表于 2012-8-15 11:57 ; j) {% B: ?, O1 m4 b
可以啊，你要它总是显示的话，首先在原理图中生成器件时就要设置为引脚可见，然后在pcb editor中在displa ...

怎么设置啊，详细点呗，找不到啊

wzwang2000 · 发表于 2012-8-17 10:22

lpfzhx 发表于 2012-8-15 15:51
0 `0 \) d3 E5 g: s: y怎么设置啊，详细点呗，找不到啊

1.在orcad中打开library，选择你要设置的器件，比如我设置的是AD5024，打开AD5024器件，option——part properties ，点击pin number visible 在最下面的小框内选择ture——ok。
2.然后生成网表，在allegro中导入刚才生成的网表，接着display——color/visibility——stack up 勾上pin这一栏。

hhl · 发表于 2013-9-7 10:25

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