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EDA365电子工程师网»技术社区 › 电子技术社区 › Mentor论坛 › 7.9EE 无属性铺铜问题
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7.9EE 无属性铺铜问题

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romio2009

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发表于 2013-8-23 17:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
各位大神,# M) E6 Q8 b- @6 L
$ I( y  |. Z6 E3 w; ^
如下图,有个元件从原理图导过来时没有网络属性. 本身也是一个孤立的零件,不与其它元件相连.
& H7 ]( y5 N# G* D
- \. c% ^* V- Q- l, S& b5 L用place plane shape铺铜jf ,铜皮会避开这个元件. 也会避开过孔.图中过孔位置,是我我在CES里设计了 via to plane 间距是0的效果.
; H0 J' p) J4 Q8 i4 S( y8 j& T' i! z; {. a
如何才能让铜皮达到buried的效果呢?
8 R4 N( ^$ c6 {! H# W
* E& E. {& i3 A9 z3 u3 }$ c谢谢了.0 i% G' k+ V) a* P7 ~7 L  k' S# B

+ ]) @" s# G2 d. c- L  E# d

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无属性铺铜问题

无属性铺铜问题
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simhfc

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发表于 2013-8-23 21:50 | 只看该作者
既然是孤立器件，为什么又要与铺铜相连接呢？

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romio2009

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 楼主| 发表于 2013-8-24 13:00 | 只看该作者
simhfc 发表于 2013-8-23 21:501 b2 ~& ^* g" r( J5 ~
既然是孤立器件，为什么又要与铺铜相连接呢？

' m+ @, ^2 f8 d" R后面要做分层资料的提供给客户,那里铜皮避开后,单独的线路层就会有个洞...

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yth0

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发表于 2013-8-27 17:50 | 只看该作者
用Conductive Shape不行吗？

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